DANH SÁCH
KHÓA LUẬN TỐT NGHIỆP
| ID | Năm bảo vệ | Tên đề tài | Giảng viên hướng dẫn | Tóm tắt đề tài | Từ khóa |
|---|---|---|---|---|---|
| FCE-2026-001 | 2026 | Phát triển mô hình phát hiện té ngã và xây dựng hệ thống giám sát trên thiết bị biên | ThS. Phan Đình Duy | Té ngã là một trong những nguyên nhân hàng đầu gây chấn thương nghiêm trọng, đặc biệt ở người cao tuổi, trẻ em và người lao động trong môi trường nguy hiểm. Nhằm nâng cao an toàn và hỗ trợ giám sát thông minh, đề tài này phát triển hệ thống phát hiện té ngã dựa trên mô hình YOLOv9, được huấn luyện lại trên bộ dữ liệu hơn 17.000 hình ảnh từ nhiều nguồn công khai và gán nhãn lại 6.000 mẫu “không té ngã” (Not_Fallen) để cân bằng lớp và giảm cảnh báo sai. Sau khi tinh chỉnh siêu tham số, mô hình đạt độ chính xác mAP@0.5 = 99.1%. Mô hình được lượng tử hóa và triển khai trên Raspberry Pi 5, cho phép xử lý với độ trễ thấp và dung lượng giảm đáng kể. Kết quả thực nghiệm cho thấy hệ thống hoạt động hiệu quả trong nhiều kịch bản khác nhau, chứng minh tính khả thi của việc phát hiện té ngã thời gian gần thực trên thiết bị biên, đồng thời mở ra hướng ứng dụng trong giám sát an toàn và chăm sóc sức khỏe cộng đồng. | Fall Detection, YOLOv9, Deep Learning, Raspberry Pi 5, Edge AI |
| FCE-2026-002 | 2026 | Thiết kế bộ lọc số FIR trên FPGA để xử lí tín hiệu số trong thu thập phân tích tín hiệu EEG/ECG | Ths. Nguyễn Duy Xuân Bách | Tín hiệu điện não đồ (Electroencephalogram – EEG) là một loại tín hiệu sinh học có biên độ rất nhỏ và tập trung chủ yếu ở dải tần thấp, do đó dễ bị ảnh hưởng bởi nhiễu từ môi trường và các nguồn sinh học khác. Việc xử lý và lọc nhiễu tín hiệu EEG một cách chính xác, ổn định và đáp ứng thời gian thực là yêu cầu quan trọng trong các hệ thống thu thập và phân tích tín hiệu y sinh hiện đại. Đề tài này giải thích quá trình nghiên cứu, thiết kế và hiện thực bộ lọc số FIR (Finite Impulse Response) trên nền tảng FPGA (Field Programmable Gate Array) nhằm phục vụ cho khâu tiền xử lý và lọc nhiễu tín hiệu EEG. Bộ lọc FIR được thiết kế và mô phỏng ban đầu trong môi trường Python để xác định đặc tính tần số và hệ số lọc, sau đó được hiện thực bằng ngôn ngữ mô tả phần cứng Verilog trên FPGA | EEG, FIR, FPGA, SoC, dải tần, đáp ứng tần số |
| FCE-2026-003 | 2026 | Đánh giá mức độ trầm cảm từ tín hiệu EEG dựa trên phương pháp kết hợp hệ suy luận mờ loại 2 và Fuzzy C-Means | ThS Nguyễn Duy Xuân Bách | Nghiên cứu được thực hiện trong bối cảnh trầm cảm ngày càng trở thành một rối loạn tâm lý phổ biến, trong khi các phương pháp đánh giá truyền thống dựa trên bảng hỏi và phỏng vấn lâm sàng còn mang tính chủ quan và thiếu ổn định, do đó tín hiệu điện não đồ (EEG) được xem là một chỉ dấu sinh học khách quan đầy tiềm năng nhưng cũng chứa nhiều bất định và phi tuyến. Mục đích của nghiên cứu là đề xuất một khung đánh giá mức độ trầm cảm dựa trên EEG theo hướng lai nhằm nâng cao độ chính xác, khả năng diễn giải và khả năng xử lý bất định của dữ liệu. Phương pháp nghiên cứu kết hợp phân cụm Fuzzy C-Means để mô hình hóa sự mơ hồ trong các đặc trưng EEG với hệ suy luận mờ loại 2 nhằm xử lý hiệu quả bất định thông qua các đặc trưng sinh lý quan trọng như Frontal Alpha Asymmetry, tỷ lệ Theta/Alpha và Spectral Entropy, được trích xuất từ tín hiệu EEG ở trạng thái nghỉ sau bước tiền xử lý. Kết quả thực nghiệm trên 109 mẫu EEG, bao gồm 45 đối tượng khỏe mạnh và 64 bệnh nhân trầm cảm, cho thấy phương pháp đề xuất đạt hiệu năng phân loại cao với độ chính xác 89%, Precision 89.4%, Recall 92.2% và F1-score 90.8%, vượt trội so với hệ mờ loại 1 và một số mô hình học máy truyền thống. Kết luận cho thấy khung phương pháp lai FCM–Type-2 FIS không chỉ mang lại hiệu quả cao và ổn định trong đánh giá mức độ trầm cảm dựa trên EEG mà còn có tính giải thích tốt, độ phức tạp tính toán thấp và tiềm năng ứng dụng thực tế trong các hệ thống sàng lọc và hỗ trợ quyết định lâm sàng chi phí thấp. | Trầm cảm, điện não đồ, hệ suy luận mờ loại 2, phân cụm mờ C-Means. |
| FCE-2026-004 | 2026 | Nghiên cứu và thiết kế bộ đồng xử lý FPU 64-bit theo kiến trúc RISC-V | TS Nguyễn Minh Sơn | Khóa luận trình bày thiết kế hệ thống RISC-V tích hợp MMU và cache, trong đó CPU xử lý số nguyên và FPU 64-bit hoạt động song song như một khối độc lập. FPU pipeline nhiều giai đoạn kết hợp thuật toán Tomasulo (reservation station, đổi tên thanh ghi, Reorder Buffer) hỗ trợ thực thi ngoài thứ tự, xử lý phụ thuộc dữ liệu và đảm bảo commit đúng thứ tự. Thiết kế giúp giảm stall, tăng song song lệnh và mở rộng hướng phát triển IP xử lý song song số nguyên – dấu phẩy động. | RISC-V, FPU 64-bit, Coprocessor, Tomasulo, Out-of-Order |
| FCE-2026-005 | 2026 | Phát triển mô hình ngôn ngữ thị giác tiếng Việt | TS. Đỗ Trí Nhựt | Trong những năm gần đây, cùng với sự phát triển bùng nổ của các Mô hình Ngôn ngữ Lớn (LLM), thì các mô hình này càng ngày càng đóng vai trò quan trong hơn trong cuộc sống của mỗi người, cả trong công việc lẫn đời sống cá nhân. Một xu hướng nghiên cứu mới gần đây tập trung vào việc mở rộng khả năng của các mô hình này, với mục tiêu tận dụng vốn hiểu biết rộng lớn cũng như khái quát hóa khả năng xử lý ngôn ngữ vượt trội của chúng cho các ứng dụng mới. Một trong những nghiên cứu dẫn đầu xu thế này là về các Mô hình Ngôn ngữ Thị giác (VLM), ứng dụng LLM vào trong các tác vụ Thị giác Máy tính. Tuy nhiên, việc triển các mô hình này còn đang gặp nhiều hạn chế. Các mô hình VLM nhỏ hiện nay chưa hỗ trợ cho tiếng Việt thực sự tốt. Ngược lại các, mô hình hỗ trợ tốt tiếng Việt lại quá lớn để có thể dễ dàng triển khai vào các hệ thống nhúng hoặc thiết bị biên. Việc phát triển một mô hình VLM vừa nhỏ gọn và có hiệu quả cao trên các tác vụ Thị giác tiêng Việt do vậy trở nên cần thiết hơn bao giờ hết. Từ yếu tố kể trên, nhóm đề xuất đề tài “Phát triển mô hình ngôn ngữ thị giác tiếng Việt”, với mong muốn khắc phục được hai nhược điểm trên. Với đề tài này, nhóm đã tái huấn luyện lại mô hình Qwen3-VL-2B-Instruct, một mô hình VLM mã nguồn mở với khả năng hỗ trợ đa ngôn ngữ và tính linh hoạt cao, cho tác vụ hỏi đáp trực quan (VQA) với bộ dữ liệu đa dạng và có chọn lọc bằng tiếng Việt. Để giảm thiểu chi phí huấn luyện, thay vì huấn luyện lại toàn bộ mô hình nhóm đã đề xuất tái huấn luyện mô hình một phần dựa trên cơ chế Adapter và Low-rank Adaptation (LoRA). Hơn nữa, nhóm thực hiện quá trình lượng tử hóa mô hình để đáp ứng yêu cầu bộ nhớ của VLM trong triển khai. Sau huấn luyện, nhóm thực hiện đánh giá mô hình trên bộ benchmark tiêu chuẩn MTVQA dành cho tiếng Việt. Mô hình sau huấn luyện đạt độ chính xác khi thực hiện Zero-Shot là 0.353 cho thấy cải thiện rõ rệt so với mô hình gốc (0.21), và vượt trội một số mô hình VLM kích thước lớn như GPT-4o (0.342) hay Claude3 Opus (0.291). | Mô hình ngôn ngữ thị giác, VLM, Qwen3, QLoRA, tiếng Việt, VQA |
| FCE-2026-006 | 2026 | Thiết kế bộ gia tốc cho mạng CNN trên FPGA | TS.Nguyễn Minh Sơn | Hiện nay, sự phát triển về ứng dụng các mô hình AI và đặc biệt là CNN ngày càng lớn, đồng nghĩa với nhu cầu về một phần cứng thực thi các mô hình AI và CNN đang ngày càng cao. Điều này thu hút công ti lớn như Google, Nvidia phát triển những kiến trúc GPU, TPU chuyên dụng để thực thi AI. Khóa luận này em xin đóng góp giải thuật và thiết kế một bộ gia tốc (BGT) cho mạng CNN giúp hỗ trợ trong quá trình inference cho các mô hình CNN. BGT sẽ tập trung vào phần tối ưu thuật toán tích chập(convolution) và phép nhân ma trận cho mô hình CNN, đây là phần tốn nhiều chi phí tính toán nhất trong mạng CNN. Cụ thể bộ sẽ thực hiện được phép cộng dồn tích vốn có trong lớp convolution và dense; phép max pooling, phép ReLU, ReLUk và leaky ReLU. Các hàm kích hoạt và thuật toán khác sẽ không được xử lý, những phần trên sẽ phải do CPU core thực hiện. BGT tuy chưa thể lên được kit FPGA nhưng đã thực hiện thành công implement và có kết quả tốt trong quá trình simulation với một vài lớp tích chập và thực thi một mô hình CNN hoàn chỉnh là lenet5. | CNN, inference, convolution, systolic, FPGA, SOC |
| FCE-2026-007 | 2026 | Phương pháp theo dõi đường huyết không xâm lấn cá nhân dựa trên Trí tuệ nhân tạo và Công nghệ đa phổ | TS. Phạm Quốc Hùng, ThS. Nguyễn Thành Nhân | Đái tháo đường là bệnh lý mãn tính phổ biến, yêu cầu theo dõi nồng độ glucose trong máu thường xuyên. Tuy nhiên, các phương pháp đo đường huyết truyền thống chủ yếu mang tính xâm lấn, gây bất tiện và khó duy trì lâu dài. Khóa luận này đề xuất một hệ thống theo dõi đường huyết không xâm lấn dựa trên cảm biến quang phổ đa bước sóng trong dải ánh sáng khả kiến – cận hồng ngoại (VIS–NIR), kết hợp với các mô hình học máy và học sâu để ước lượng nồng độ glucose từ tín hiệu quang học thu nhận tại đầu ngón tay. Hệ thống được triển khai trên nền tảng Raspberry Pi, tích hợp nền tảng IoMT nhằm lưu trữ và theo dõi lịch sử đo của người dùng. Khóa luận sử dụng tập dữ liệu gồm 766 mẫu thu thập từ 181 tình nguyện viên trong điều kiện đo in vivo. Kết quả cho thấy mô hình Stacking Regressor và kiến trúc Hybrid CNN–ANN đạt hiệu năng dự đoán ở mức tốt, với RMSE khoảng 6–8 mg/dL và R² xấp xỉ 0.9 trên tập kiểm thử. Đánh giá lâm sàng bằng Clarke Error Grid cho thấy trên 98% giá trị dự đoán nằm trong vùng A và B, trong khi phân tích Bland–Altman xác nhận sai lệch trung bình nhỏ và nằm trong giới hạn đồng thuận cho phép. Các kết quả này cho thấy tính khả thi và tiềm năng ứng dụng thực tế của hệ thống đề xuất trong theo dõi đường huyết không xâm lấn. | đo glucose không xâm lấn, VIS–NIR, trí tuệ nhân tạo, học máy, học sâu, cảm biến đa phổ, IoT. |
| FCE-2026-008 | 2026 | Hệ thống phát hiện ổ gà trên đường đi theo thời gian thực sử dụng kỹ thuật lượng tử hóa trên thiết bị biên | Th.S Phan Đình Duy | Trong bối cảnh cơ sở hạ tầng giao thông cần được bảo đảm sửa chữa kịp thời để phục vụ số lượng phương tiện ngày càng tăng, đồng thời đảm bảo an toàn cho người tham gia giao thông, nhóm triển khai hệ thống phát hiện ổ gà trên đường đi theo thời gian thực sử dụng kỹ thuật lượng tử hóa trên thiết bị biên, nhằm phục vụ cho mục đích bảo trì sửa chữa và bảo đảm an toàn cho người tham gia giao thông. Nhóm tập trung xây dựng bộ dữ liệu, huấn luyện mô hình các phiên bản YOLOv8, YOLOv10 và YOLOv11, tối ưu hóa mô hình và nghiên cứu phương pháp lượng tử hóa Static Quantization, giảm tham số mô hình và tăng tốc độ suy luận mà không cần huấn luyện lại. Kết quả cho thấy việc áp dụng static quantization lên mô hình phiên bản YOLOv11 mang lại kết quả tương đối khả quan, cao hơn so với đề tài cùng chủ đề ở học kỳ trước, tuy nhiên còn hạn chế về tốc độ suy luận, cần cải tiến hơn để đưa ra sản phẩm thời gian thực chạy ổn định trên thực tế. | Phát hiện ổ gà, YOLOv11, PTQ, lượng tử hóa, Raspberry Pi |
| FCE-2026-009 | 2026 | Phát triển AI Bot trong trò chơi bắn súng góc nhìn thứ nhất (FPS) | ThS. Đinh Nguyễn Anh Dũng, TS. Đoàn Duy | Trong bối cảnh phát triển trò chơi điện tử hiện đại, việc xây dựng bottrí tuệ nhân tạo (AI bot) có khả năng hành xử tự nhiên và có chiến thuật là một thách thức vô cùng lớn. Các phương pháp truyền thống như máy trạng thái hữu hạn (FSM) hay di chuyển ngẫu nhiên thường bộc lộ hạn chế về khả năng mở rộng và thiếu nhận thức không gian, dẫn đến hành vi dễ bị dự đoán được và thiếu thực tế. Khoá luận tốt nghiệp này đề xuất một kiến trúc AI lai, tích hợp giữa cây hành vi (BT), bộ điều khiển logic trung tâm, và FSM để nâng cao tính chân thật và chiều sâu chiến thuật cho nhân vật không phải người chơi (NPC). Về mặt lý thuyết, nghiên cứu áp dụng mô hình điểm ảnh hưởng (Influence Point), kết hợp với thuật toán lựa chọn vị trí chiến thuật (TPS) dựa trên hàm tiện ích có trọng số. Về mặt thực thi, hệ thống phân tách môi trường thành các khu vực (Zone) với trọng số động theo thời gian, tạo ra cơ chế giúp AI tự động tuần tra các vị trí bị bỏ quên. Kết quả thực nghiệm cho thấy hệ thống AI không chỉ thực hiện mượt mà các hành vi cơ bản (di chuyển, hoạt ảnh), mà còn thể hiện các năng lực nhận thức cao cấp: (1) tuần tra định hướng dựa theo thông tin (Info-Driven Search) thay vì tuần tra ngẫu nhiên; (2) truy đuổi thông minh dựa trên vị trí thấy cuối cùng (LKP) và hướng đi thấy cuối cùng (LKD); và (3) ngắm bắn chính xác thông qua cơ chế "cổng ngắm" (Aim-Gate). Giải pháp này cung cấp một khung làm việc (framework) hiệu năng cao, dễ mở rộng, giải quyết bài toán cân bằng giữa tính chính xác của máy tính và hành vi giống con người. | FPS, AI, NGO, FSM, BT, LKP, LKD, NPC, UGS, TPS, UDP, DTLS, FOV, P2P |
| FCE-2026-010 | 2026 | Nghiên cứu và chế tạo xe robot chữa cháy tự động ứng dụng SLAM và thị giác máy tính | TS Đoàn Duy | Nghiên cứu này được thực hiện trong bối cảnh nhu cầu ứng dụng robot tự hành vào công tác giám sát và chữa cháy trong môi trường trong nhà ngày càng gia tăng, nhằm giảm thiểu rủi ro cho con người và nâng cao hiệu quả xử lý sự cố. Mục đích của nghiên cứu là thiết kế và chế tạo một robot chữa cháy tự hành có kết cấu nhỏ gọn, di chuyển linh hoạt, được tích hợp các cảm biến và hệ thống xử lý thông minh để có thể tự định vị, dẫn đường và phát hiện đám cháy. Phương pháp nghiên cứu được triển khai dựa trên việc xây dựng nền tảng phần cứng gồm khung xe hai tầng, hệ thống truyền động bánh xe, các cảm biến như LiDAR và camera, kết hợp với phần mềm điều khiển sử dụng ROS 2, SLAM và thị giác máy tính để xử lý dữ liệu, lập bản đồ và điều hướng robot. Kết quả nghiên cứu cho thấy robot có khả năng di chuyển ổn định trong môi trường trong nhà, thực hiện lập bản đồ, định vị và tiếp cận khu vực xảy ra cháy theo mục tiêu đề ra, đồng thời đáp ứng các yêu cầu về tính gọn nhẹ và khả năng bố trí linh kiện hợp lý. Từ các kết quả đạt được, xây dựng được một mô hình xe robot chữa cháy tự hành ứng dụng thuật toán SLAM kết hợp với thị giác máy tính để hỗ trợ phát hiện cháy và điều hướng trong môi trường trong nhà. Hệ thống bước đầu đáp ứng được các chức năng chính theo mục tiêu đề ra, bao gồm nhận diện cháy, xây dựng bản đồ và di chuyển đến vị trí mục tiêu. | SLAM, ROS2, Lidar, Encoder, Robot, AMCL, Costmap, YOLOv8, Navigation, Raspberry, Thị giác máy tính, Điều hướng, Nhận diện đám cháy, Xác định vị trí |
| FCE-2026-011 | 2026 | Thiết kế và tích hợp thuật toán phát hiện và cảnh báo té ngã cho người cao tuổi trên mobile robot | TS. Nguyễn Minh Sơn, ThS.Thân Thế Tùng | Té ngã là một trong những nguyên nhân hàng đầu gây chấn thương nghiêm trọng và tử vong, đặc biệt ở người cao tuổi do sự suy giảm khả năng vận động, phản xạ và sức khỏe tổng quát, trong bối cảnh xã hội đang đối mặt với tốc độ già hóa dân số ngày càng gia tăng. Xuất phát từ thực tiễn đó, đề tài tập trung thiết kế và triển khai một hệ thống phát hiện và cảnh báo té ngã cho người cao tuổi, được tích hợp trên nền tảng robot di động nhằm giám sát liên tục trạng thái vận động và kịp thời gửi cảnh báo đến người thân hoặc người giám sát thông qua tin nhắn SMS hoặc cuộc gọi. Về phương pháp, hệ thống sử dụng MediaPipe Pose để ước lượng tư thế người và trích xuất các keypoints khung xương theo thời gian thực từ video, sau đó tiền xử lý chuỗi dữ liệu này và đưa vào các mô hình học sâu như CNN, LSTM và mô hình kết hợp CNN+LSTM để nhận dạng hành vi té ngã. Các mô hình được khảo sát và so sánh dựa trên độ chính xác và khả năng xử lý thời gian thực, đồng thời xem xét ảnh hưởng của điều kiện môi trường, chất lượng dữ liệu và khả năng triển khai trên thiết bị nhúng cấu hình thấp như Jetson Nano. Kết quả thực nghiệm cho thấy mô hình CNN+LSTM kết hợp với MediaPipe Pose có khả năng phát hiện té ngã với độ chính xác chấp nhận được trong môi trường thực tế, dù còn gặp hạn chế trong một số tình huống phức tạp. Từ đó, đề tài khẳng định tính khả thi của việc triển khai các mô hình học sâu nhẹ trên nền tảng robot di động và thiết bị nhúng cho các hệ thống giám sát hành vi và chăm sóc sức khỏe thông minh. | Phát hiện té ngã, Cảnh báo té ngã, Người cao tuổi, Robot di động, Thị giác máy tính, Ước lượng tư thế người, MediaPipe Pose, Nhận dạng hành vi, Học sâu, Mạng nơ-ron tích chập, Mạng bộ nhớ dài – ngắn hạn, Dữ liệu video, Camera RGB, Keypoint khung xương, Phân loại hành động, Hệ thống giám sát thông minh, Thiết bị nhúng, Jetson Nano |
| FCE-2026-012 | 2026 | Hiện thực thiết bị quạt thông minh ứng dụng mô hình KWS | TS. Phạm Quốc Hùng, ThS. Trần Hoàng Lộc | Trong những năm gần đây, điều khiển thiết bị bằng giọng nói ngày càng được quan tâm nhờ tính tiện lợi và khả năng tương tác tự nhiên, tuy nhiên phần lớn các giải pháp hiện nay vẫn phụ thuộc vào kết nối Internet và xử lý đám mây, gây ra độ trễ, giảm tính ổn định và tiềm ẩn rủi ro về quyền riêng tư, đặc biệt không phù hợp với các thiết bị nhúng có tài nguyên hạn chế. Trên cơ sở đó, khóa luận tập trung nghiên cứu và hiện thực một hệ thống quạt thông minh điều khiển bằng giọng nói hoạt động hoàn toàn offline, dựa trên mô hình nhận dạng từ khóa (Keyword Spotting – KWS). Tập dữ liệu giọng nói tiếng Việt được xây dựng, tiền xử lý và trích chọn đặc trưng MFCC nhằm giảm kích thước dữ liệu và nâng cao hiệu quả nhận dạng. Mô hình Residual 1D Convolutional Neural Network được huấn luyện và tối ưu trên nền tảng Edge Impulse, sau đó triển khai trực tiếp lên vi điều khiển Arduino Nano 33 BLE Sense. Kết quả cho thấy hệ thống đạt độ chính xác 89%, độ trễ suy luận trung bình 178 ms với mức sử dụng bộ nhớ thấp, đáp ứng tốt yêu cầu triển khai trên thiết bị nhúng và khẳng định tính khả thi của giải pháp điều khiển quạt bằng giọng nói offline. | Điều khiển giọng nói, Nhận dạng giọng nói, Keyword Spotting, TinyML, Hệ thống nhúng, Edge AI, Arduino Nano 33 BLE Sense, MFCC, CNN, Quạt thông minh, Điều khiển offline, BLDC, Nhận dạng từ khóa |
| FCE-2026-013 | 2026 | Hệ thống điều khiển DMX sử dụng cho điều khiển nhạc nước | ThS. Phan Đình Duy | Đề tài “Hệ thống điều khiển DMX sử dụng cho điều khiển nhạc nước” được xây dựng ở bối cảnh trình diễn nhạc nước đang đàn được ưa chuộng, nhưng các phương pháp triển khai còn nhiều khó khăn, thiếu linh hoạt và tốn kém nhiều chi phí do hạn chế của các phương pháp cũ. Trên cơ sở đó, đề tài được phát triển dựa trên chuẩn giao tiếp DMX512, mục tiêu tạo ra một mô hình hệ thống đáp ứng các yêu cầu cơ bản của một hệ thống trình diễn nhạc nước, đồng thời hướng đến tiêu chí thuận tiện và dễ dàng cho người thiết kế kịch bản, giảm khối lượng công việc, tăng hiệu suất thiết kế, đồng thời tận dụng các ưu điểm của DMX512 để tối ưu chi phí và độ phức tạp khi thi công, tăng tính đa dạng và linh hoạt cho kịch bản trình diễn và nhu cầu mở rộng hệ thống. Hệ thống gồm 3 thành phần chính: Ứng dụng thiết kế và mô phỏng kịch bản hiệu ứng (WPF app), thiết bị điều khiển DMX (STM32F1), các thiết bị DMX (STM32F1). Kết quả nghiên cứu được thể hiện thông qua Phần mềm thiết kế kịch bản - DMXScenarioDesigner và mô hình thực nghiệm gồm 5 bộ đèn RGB công suất và 5 MOTOR với vòi phun, lắp đặt vào 1 chậu chứa nước. Kết quả kiểm thử thể hiện được mục tiêu đề ra. | DMX, DMX512, RS485, nhạc nước, Musical Fountain |
| FCE-2026-014 | 2026 | Phát triển ứng dụng tích hợp mô hình trí tuệ nhân tạo hỗ trợ quản lý thực phẩm và giám sát môi trường tủ lạnh | ThS. Phan Đình Duy | Đề tài đề xuất một hệ thống nhúng gắn ngoài nhằm biến tủ lạnh truyền thống thành thiết bị quản lý thực phẩm thông minh, giúp giảm lãng phí và tối ưu chi phí. Cốt lõi hệ thống là kiến trúc phần mềm hướng sự kiện đa tiến trình, giao tiếp qua trục D-Bus và vùng nhớ POSIX trên máy tính đơn bo Raspberry Pi 4B. Nhờ lượng tử hóa YOLO11n và pipeline tra cứu công thức có cấu trúc Filter và Sort, hệ thống tự động theo dõi tồn kho, gợi ý thực đơn giúp triệt tiêu độ trễ mạng và bảo mật quyền riêng tư. Kết quả thực nghiệm cho thấy mô hình INT8 được lượng tử hóa có tốc độ suy luận cùng kích thước giảm xuống đáng kể, hệ thống có khả năng nạp được 2437 công thức hợp lệ, pipeline đề xuất nguyên liệu đạt đạt tổng độ trễ trung bình dưới 1ms trong benchmark 500 lượt đo. Đề tài mở ra hướng tiếp cận khả thi cho ứng dụng trí tuệ nhân tạo trên thiết bị biên. | Edge Computing, Food Recognition, Recipe Recommendation, Event-Driven Architecture, Dbus, Shared Memory, Model Quantization, Raspberry Pi, YOLO11n, Filter-Sort |
| FCE-2026-015 | 2026 | Xây dựng hệ thống quản lý và ước lượng huyết áp dựa trên các phương pháp Deep Learning sử dụng tín hiệu PPG | Ths. Phan Đình Duy | Trong bối cảnh các bệnh lý tim mạch và tăng huyết áp ngày càng gia tăng, các phương pháp đo huyết áp truyền thống bằng băng quấn dù chính xác nhưng gây bất tiện và không thể theo dõi liên tục, do đó nghiên cứu này tập trung xây dựng một hệ thống dự đoán và quản lý huyết áp không xâm lấn dựa trên tín hiệu quang phổ đồ (PPG) kết hợp các phương pháp học sâu. Mục tiêu cốt lõi là phát triển mô hình dự đoán đồng thời huyết áp tâm thu (SBP) và huyết áp tâm trương (DBP) với độ chính xác cao, đủ nhỏ gọn để triển khai trên các thiết bị nhúng phục vụ theo dõi sức khỏe thời gian thực. Về phương pháp, đề tài đề xuất sử dụng kiến trúc mạng tích chập một chiều (Conv1D) kết hợp cơ chế Self-Attention và học đa nhiệm (Multi-task Learning) trên dữ liệu PPG, đồng thời thiết kế hệ thống phần cứng Edge Computing phân tán gồm cảm biến MAX30102, vi điều khiển ESP32-S3 và máy tính nhúng Raspberry Pi 4 để suy luận tại biên, tích hợp cùng nền tảng phần mềm quản lý cơ sở dữ liệu PostgreSQL có trợ lý ảo y tế (RAG kết hợp LLM API). Từ đó, nghiên cứu đi đến kết luận khẳng định tính khả thi và tiềm năng to lớn của học sâu trong ước lượng huyết áp không xâm lấn, mở ra hướng đi mới cho việc phát triển các thiết bị đeo thông minh giúp theo dõi sức khỏe liên tục với chi phí thấp trong tương lai. | Huyết áp không xâm lấn, Tín hiệu PPG, Deep Learning, Conv1D, Self-Attention, Edge Computing, Trợ lý ảo y tế, RAG, LLM, Chăm sóc sức khỏe thông minh |
| FCE-2026-016 | 2026 | Nghiên cứu, thiết kế và hiện thực Robot Hexapod (6 chân) chuyển động linh hoạt với 3 bậc tự do (3 DOF) mỗi chân | PGS.TS. Trịnh Lê Huy, ThS. Phan Đình Duy | Nhằm khắc phục hạn chế về chi phí và khả năng tùy biến của các dòng robot đa chân hiện nay, đề tài tập trung thiết kế và chế tạo hoàn chỉnh một robot Hexapod từ cơ khí đến thuật toán điều khiển. Đề tài đã giải quyết thành công các bài toán cốt lõi như tính toán động học ngược (Inverse Kinematics), quy hoạch quỹ đạo bước đi (Gait Planning) và phối hợp đồng bộ 18 động cơ servo. Đến nay, robot đã được lắp ráp hoàn thiện, tích hợp hệ thống điều khiển trung tâm và thử nghiệm di chuyển thực tế thành công, chứng minh tính khả thi của giải pháp và tạo tiền đề cho các ứng dụng tìm kiếm cứu nạn hoặc thám hiểm địa hình phức tạp trong tương lai. | Hexapod |
| FCE-2026-017 | 2026 | Phát triển mô hình nhận diện thủ ngữ trong lĩnh vực dự báo thời tiết | ThS.Phạm Minh Quân | Rào cản ngôn ngữ hiện là thách thức lớn nhất đối với sự hòa nhập xã hội của cộng đồng người khiếm thính do tỷ lệ người nghe bình thường hiểu được thủ ngữ còn rất thấp. Nhằm giải quyết vấn đề này, nghiên cứu hướng tới mục tiêu xây dựng một hệ thống nhận diện ngôn ngữ ký hiệu liên tục (CSLR) trong lĩnh vực dự báo thời tiết có độ chính xác cao, có khả năng chuyển đổi trực tiếp từ video sang văn bản ngôn ngữ tự nhiên thay vì chỉ gán nhãn từ khóa rời rạc và không cần phụ thuộc vào các thiết bị cảm biến vật lý đeo tay đắt đỏ, cồng kềnh. Để thực hiện, nhóm tác giả đã đề xuất phương pháp trích xuất tọa độ điểm mốc đa luồng (bàn tay, khuôn mặt và tư thế) từ video bằng mạng xương sống HRNet, kết hợp với cơ chế chú ý đa luồng Multi-stream Keypoint Attention (MSKA) để tự động ưu tiên các luồng thông tin quan trọng theo thời gian, rồi đưa chuỗi đặc trưng qua bộ giải mã mBART/Transformer để dịch sang câu văn bản hoàn chỉnh. Thực nghiệm trên tập dữ liệu chuẩn quốc tế RWTH-PHOENIX-Weather 2014T cho thấy hệ thống đạt kết quả vượt trội so với các kiến trúc CNN-RNN truyền thống với tỷ lệ lỗi từ (WER) giảm xuống còn 20.5%, đồng thời các điểm số đánh giá chất lượng dịch thuật đạt mức tối ưu (BLEU-1 đạt 54.29, BLEU-4 đạt 28.46 và ROUGE đạt 52.93), mang lại các câu văn bản có độ tự nhiên cao. Nghiên cứu kết luận rằng giải pháp đã loại bỏ thành công sự phụ thuộc vào thiết bị đeo và việc tích hợp biểu cảm khuôn mặt giúp tăng độ chính xác ngữ pháp, tuy nhiên mô hình vẫn còn hạn chế do tài nguyên tính toán lớn và phạm vi từ vựng bị bó hẹp trong ngành thời tiết; vì vậy, hướng phát triển tương lai sẽ tập trung xây dựng bộ dữ liệu tiếng Việt chuyên biệt, mở rộng lĩnh vực ứng dụng, tối ưu hóa mô hình nhẹ hơn và tích hợp thêm công nghệ chuyển văn bản thành giọng nói (Text-to-Speech) để tạo giải pháp giao tiếp toàn diện. | Nhận diện thủ ngữ, Ngôn ngữ ký hiệu, RWTH-PHOENIX-Weather, HRNet, MSKA, Transformer, mBART, Jetson Nano, Docker |
| FCE-2026-018 | 2026 | Thiết kế nút mạng IoT di động giám sát chất lượng không khí thời gian thực | TS. Đoàn Duy | Trong bối cảnh tốc độ đô thị hóa diễn ra mạnh mẽ, ô nhiễm không khí tại các siêu đô thị như TP.HCM đã trở thành thách thức nghiêm trọng đối với sức khỏe cộng đồng. Các trạm quan trắc tiêu chuẩn hiện nay bị giới hạn về mật độ do chi phí đầu tư lớn, dẫn đến thiếu hụt dữ liệu tại khu vực dân cư. Để giải quyết khoảng trống này, đề tài “Thiết kế nút mạng IoT di động giám sát chất lượng không khí thời gian thực” được thực hiện với mục tiêu phát triển hệ thống quan trắc phân tán chi phí thấp, tối ưu năng lượng và ứng dụng điện toán biên nhằm nâng cao độ tin cậy dữ liệu. Hệ thống được thiết kế theo kiến trúc Device-to-Gateway-to-Cloud (D2G2C) kết hợp chiến lược phân tải Fat Node - Thin Client. Nút mạng tích hợp vi điều khiển ESP32, các cảm biến PMS7003, BME280 trên bo mạch tùy chỉnh. Thay vì chỉ truyền tải dữ liệu thô, thiết bị thực thi xử lý ngay tại biên (Edge Processing) và phát bản tin JSON qua giao thức Bluetooth Low Energy (BLE). Ứng dụng di động trên nền tảng Flutter đóng vai trò Gateway, tự động thu nhận bản tin BLE, tích hợp tọa độ GPS và đồng bộ lên Firebase. Ứng dụng cung cấp bản đồ nhiệt (Heatmap) trực quan, cho phép người dùng giám sát mức độ ô nhiễm mượt mà ngay trên máy khách. Đóng góp cốt lõi của đề tài là việc khắc phục sai số của cảm biến giá rẻ trong điều kiện độ ẩm cao. Bằng cách thu thập dữ liệu song song với trạm tham chiếu quốc gia, hệ thống được huấn luyện mô hình Hồi quy tuyến tính bội (MLR), sử dụng nhiệt độ và độ ẩm làm biến bù trừ. Các hệ số hồi quy được nhúng trực tiếp vào firmware, cho phép vi điều khiển tính toán chỉ số VN_AQI tức thời với độ trễ chưa tới một micro-giây, đảm bảo hoạt động thời gian thực. Kết quả thực nghiệm cho thấy mô hình MLR đạt hệ số tương thích 𝑅2 =0.9998, làm giảm sai số MAE và RMSE tới hơn 97% so với giá trị thô. Về năng lượng, nhờ kết hợp chế độ ngủ sâu và cơ chế cắt nguồn phần cứng qua MOSFET, dòng tiêu thụ trong pha ngủ giảm xuống 0,8 mA. Khóa luận đã hiện thực hóa thành công hệ thống quan trắc di động đồng bộ từ mạch điện tử đến nền tảng đám mây, khẳng định tính khả thi của mạng lưới thu thập dữ liệu đám đông (Crowdsensing). Sản phẩm đóng góp công cụ hữu ích giúp cộng đồng giám sát môi trường sống, góp phần xây dựng nền tảng dữ liệu cho các đô thị thông minh và bền vững. | Internet of Things (IoT), Crowdsensing, Bụi mịn PM2.5, Điện toán biên (Edge Computing), Hồi quy tuyến tính bội (MLR), Bản đồ nhiệt (Heatmap), Bluetooth Low Energy (BLE) |
| FCE-2026-019 | 2026 | Thiết kế mô hình cho hệ thống máy bán hàng tự động: Tối ưu hóa quản trị dữ liệu và nâng cấp bảo mật khuôn mặt | ThS. Nguyễn Duy Xuân Bách | Nghiên cứu được thực hiện trong bối cảnh thanh toán không tiền mặt và cá nhân hóa trải nghiệm đang trở thành tiêu chuẩn mới, tuy nhiên thị trường máy bán hàng tự động truyền thống tại Việt Nam hiện nay chủ yếu hoạt động rời rạc, quản lý thủ công và phụ thuộc vào các nền tảng khép kín của nước ngoài gây ra tình trạng lãng phí, mất kiểm soát dữ liệu. Mục đích trọng tâm của đề tài là thiết kế và triển khai một mô hình hệ thống IoT toàn diện theo kiến trúc Client-Server nhằm giải quyết bài toán quản trị tập trung, tối ưu hóa quy trình chuỗi cung ứng, cung cấp giải pháp phân tích kinh doanh trực quan và khắc phục các lỗ hổng bảo mật bằng sinh trắc học khuôn mặt. Về phương pháp, nghiên cứu ứng dụng mô hình điện toán biên với thiết bị Raspberry Pi 5 để xử lý tương tác thời gian thực, tích hợp AI xác thực thực thể sống chống giả mạo khuôn mặt tại điểm bán, đồng thời xây dựng tầng máy chủ trung tâm sử dụng công nghệ ảo hóa Docker, cơ sở dữ liệu PostgreSQL, giao thức đồng bộ MQTT kết hợp RESTful API và khung giao diện Streamlit, Pandas để trực quan hóa dữ liệu. Kết quả đạt được cho thấy hệ thống đã triển khai thành công mô hình cơ bản từ thiết bị biên đến đám mây, xử lý hiệu quả bài toán quản trị dữ liệu đồng bộ, giúp doanh nghiệp làm chủ thông tin khách hàng và nâng cao độ an toàn trong giao dịch thanh toán. Qua đó, nghiên cứu kết luận rằng việc tích hợp các giải pháp công nghệ IoT và AI hiện đại vào máy bán hàng tự động là hoàn toàn khả thi, tạo tiền đề quan trọng hướng tới mục tiêu tự chủ công nghệ trong ngành bán lẻ tại Việt Nam, dù trong thực tế hệ thống vẫn cần được nghiên cứu tối ưu hóa thêm về độ mượt mà khi vận hành. | Máy bán hàng tự động (Vending Machine), điện toán biên (Edge Computing), Raspberry Pi 5, Docker, Internet of Things (IoT), Edge AI, MQTT, RESTful API, EdgeFace, MediaPipe, quản trị dữ liệu, Streamlit, xác thực thực thể sống (Anti-Spoofing), nhận dạng khuôn mặt (Face Recognition) |
| FCE-2026-020 | 2026 | Xây dựng hệ theo dõi sức khỏe hỗ trợ cho khám chữa bệnh từ xa với các chỉ số ECG, thân nhiệt, nồng độ oxy trong máu và nhịp tim | ThS. Nguyễn Duy Xuân Bách | Trong bối cảnh nhu cầu theo dõi sức khỏe từ xa ngày càng tăng, đặc biệt với người cao tuổi và người cần giám sát các chỉ số sinh hiệu định kỳ, trong khi các thiết bị đo hiện có thường rời rạc, thiếu khả năng lưu trữ tập trung và chưa có cơ chế kiểm soát truy cập phù hợp với tính nhạy cảm của dữ liệu sức khỏe, khóa luận đặt mục tiêu nghiên cứu, thiết kế và xây dựng một hệ thống Telehealth IoT nguyên mẫu có khả năng thu thập dữ liệu ECG, nhịp tim, SpO₂ và thân nhiệt từ thiết bị đo, truyền dữ liệu lên nền tảng web, lưu trữ theo thời gian, hiển thị realtime và kiểm soát quyền truy cập dữ liệu theo cơ chế consent-based access giữa Patient và Doctor, đồng thời tích hợp bước đầu mô-đun AI hỗ trợ phân tích. Về phương pháp, đề tài kết hợp nghiên cứu tài liệu, phân tích và thiết kế hệ thống theo mô hình nhiều lớp (thiết bị ESP32 với các cảm biến AD8232, ADS1115, MAX30102, MLX90614, VL53L0X, INA219; truyền dữ liệu qua MQTT; backend Node.js/Express; cơ sở dữ liệu PostgreSQL kết hợp TimescaleDB; frontend Next.js/React với Socket.io cho realtime), triển khai từng thành phần riêng lẻ trước khi tích hợp, huấn luyện hai mô hình học sâu độc lập là MLP cho đánh giá mức độ nguy cơ từ dữ liệu sinh hiệu tổng hợp và 1D CNN cho phân loại nhịp tim theo chuẩn AAMI từ tín hiệu ECG, rồi kiểm thử hệ thống theo từng nhóm chức năng và theo luồng vận hành end-to-end. Kết quả cho thấy hệ thống đã xây dựng được luồng dữ liệu hoàn chỉnh từ thiết bị đo đến dashboard web với khả năng thu nhận, hiển thị tại chỗ, truyền qua MQTT, lưu trữ vào database và cập nhật realtime theo phân quyền người dùng, hai mô hình AI đạt độ chính xác cao trên tập kiểm thử (MLP đạt 99,81%, 1D CNN đạt 98,59%) với thời gian suy luận dưới 1ms khi nhúng trực tiếp vào backend Node.js, tuy nhiên hệ thống vẫn ở mức nguyên mẫu nghiên cứu với một số hạn chế như độ chính xác cảm biến cần đánh giá thêm, tín hiệu ECG còn nhạy với nhiễu, ước lượng phần trăm pin chưa chính xác, bảo mật chưa được hoàn thiện cho môi trường production và mô hình AI cần được kiểm thử trên dữ liệu lớn hơn. Nhìn chung, khóa luận đã hoàn thành mục tiêu xây dựng một hệ thống Telehealth IoT nguyên mẫu có khả năng thu thập, truyền tải, lưu trữ, giám sát và hỗ trợ phân tích dữ liệu sinh hiệu, tạo nền tảng cho các hướng phát triển tiếp theo về cải tiến phần cứng, tối ưu firmware, nâng cao bảo mật, mở rộng dashboard, triển khai cloud ổn định và hoàn thiện mô hình AI hỗ trợ theo dõi sức khỏe từ xa. | Telehealth IoT, ESP32, dữ liệu sinh hiệu, ECG, SpO₂, nhịp tim, thân nhiệt, MQTT, Socket.io, PostgreSQL, TimescaleDB, dashboard realtime, consent-based access, AI hỗ trợ phân tích, MLP, 1D CNN |
| FCE-2026-021 | 2026 | Xây dựng nền tảng tiên đoán bệnh bằng deep learning với các dữ liệu ban đầu từ thân nhiệt, SpO2, ECG | ThS. Nguyễn Duy Xuân Bách | Hiện nay, các hệ thống theo dõi sức khỏe thông minh thường hoạt động theo mô hình truyền thống là thu thập dữ liệu sinh lý thô và gửi trực tiếp lên các hệ thống máy chủ Cloud để lưu trữ và xử lý, bộc lộ nhiều hạn chế liên quan đến sự phụ thuộc hoàn toàn vào kết nối Internet, độ trễ cảnh báo cao trong các tình huống khẩn cấp và nguy cơ rò rỉ dữ liệu y tế cá nhân. Nhằm giải quyết triệt để các thách thức trên, khóa luận này đề xuất giải pháp "Xây dựng nền tảng tiên đoán bệnh bằng Deep Learning với các dữ liệu ban đầu từ thân nhiệt, SpO2, ECG" ứng dụng kiến trúc Điện toán biên nhằm tích hợp các mô hình trí tuệ nhân tạo đã qua tối ưu hóa để vận hành trực tiếp ngay trên các thiết bị nhúng có tài nguyên phần cứng giới hạn, giúp đưa ra phản hồi chẩn đoán tức thời, hoạt động ổn định ngoại tuyến và tăng cường bảo mật thông tin. Về phương pháp nghiên cứu, hệ thống đề xuất được thiết kế và triển khai đồng bộ qua ba tầng kiến trúc bao gồm: Tầng thu thập dữ liệu sử dụng bo mạch phát triển Wio Terminal kết nối trực tiếp cụm cảm biến chuyên dụng (MAX30102, MLX90614, AD8232) tích hợp vỏ hộp in 3D, màn hình LCD hiển thị tại chỗ và nhúng các giải thuật xử lý tín hiệu số như EMA, Pan-Tompkins vào Firmware để lọc nhiễu; Tầng xử lý tại biên sử dụng trạm Gateway dựa trên nền tảng Raspberry Pi 4 thực thi các mô hình AI lượng tử hóa định dạng nhẹ, giao tiếp Serial có dây độ trễ thấp và lưu trữ cơ sở dữ liệu SQL cục bộ; cùng Tầng giao diện giám sát xây dựng trên Node-RED làm Backend kết hợp giao diện SB Admin 2 làm Frontend phục vụ giám sát từ xa thời gian thực. Về mặt thuật toán chẩn đoán, đề tài tập trung thực nghiệm mô hình Deep Learning ResNet1D huấn luyện trên tập dữ liệu MIT-BIH để phân loại 5 nhóm nhịp tim bất thường theo chuẩn AAMI đạt chỉ số Macro F1-score 0.9238, Weighted F1-score 0.9859; đồng thời kết hợp mô hình học máy Random Forest Classifier huấn luyện trên tập Disease Diagnosis dựa trên các đặc trưng thân nhiệt, SpO2, nhịp tim để chẩn đoán đa lớp các bệnh lý hô hấp phổ biến với độ chính xác Accuracy đạt 0.99. Kết quả đánh giá thực tế cho thấy hệ thống vận hành cực kỳ ổn định với sai số phần cứng được kiểm soát dưới 5% đối với cảm biến MAX30102, dưới 3% đối với MLX90614 và dưới 5% cho thuật toán trích xuất nhịp tim từ AD8232. Kết luận lại, mặc dù còn một số hạn chế về dung lượng bộ nhớ lưu trữ lâu dài trên Pi cũng như phạm vi chẩn đoán lâm sàng, đề tài bước đầu đã hình thành một giải pháp Điện toán biên hỗ trợ suy luận AI phục vụ y tế khép kín, mở ra hướng nghiên cứu tự thu thập và dán nhãn dữ liệu thực tế để tối ưu hóa mô hình trong tương lai. | Chẩn đoán bệnh, Điện toán biên, Deep learning, Y tế thông minh, ECG. |
| FCE-2026-022 | 2026 | Nghiên cứu và triển khai mô hình phát hiện cơn động kinh từ EEG đơn kênh trong môi trường thời gian thực | Ths Nguyễn Duy Xuân Bách | Động kinh là một rối loạn thần kinh mạn tính với các cơn co giật xảy ra đột ngột và khó dự đoán, do đó việc xây dựng hệ thống theo dõi, phát hiện tự động có ý nghĩa quan trọng trong hỗ trợ chăm sóc người bệnh tại môi trường gia đình, ngoài phạm vi cơ sở y tế; tuy nhiên, các thiết bị EEG di động, đặc biệt là thiết bị EEG đơn kênh, lại rất dễ chịu ảnh hưởng của nhiễu chuyển động trong điều kiện sử dụng thực tế, khiến chất lượng tín hiệu và độ tin cậy của kết quả phát hiện bị suy giảm đáng kể. Xuất phát từ khoảng trống đó, khóa luận tập trung nghiên cứu và triển khai một hệ thống phát hiện cơn co giật động kinh theo thời gian thực, lấy tín hiệu từ thiết bị EEG đơn kênh làm nguồn dữ liệu quyết định chính, đồng thời tích hợp thêm cảm biến quán tính IMU đóng vai trò hỗ trợ đánh giá trạng thái chuyển động và hiệu chỉnh độ tin cậy của tín hiệu EEG, chứ không tự sinh cảnh báo độc lập. Về phương pháp, hệ thống được xây dựng qua hai giai đoạn: giai đoạn ngoại tuyến huấn luyện mô hình học máy MLP trên bộ dữ liệu CHB-MIT, với tín hiệu EEG được phân đoạn bằng cửa sổ trượt và trích xuất đặc trưng miền tần số bằng phương pháp Welch PSD; giai đoạn thời gian thực triển khai nguyên mẫu trên nền tảng nhúng, trong đó EEG được thu từ thiết bị NeuroSky MindWave và dữ liệu gia tốc từ cảm biến MPU6050 được ESP32 đọc qua I²C rồi truyền về Raspberry Pi qua Bluetooth SPP, hai luồng dữ liệu được hợp nhất theo cơ chế bất đối xứng trong không gian logit trước khi qua bước làm mượt theo thời gian và cơ chế trễ ON/OFF để quyết định trạng thái cảnh báo. Về kết quả, mô hình EEG đạt AUC 0,9165 trên tập kiểm tra độc lập; khi mô phỏng lại toàn bộ pipeline cảnh báo — tức đưa xác suất đầu ra của mô hình qua các tầng làm mượt và ngưỡng ON/OFF — trên chính bộ dữ liệu CHB-MIT có nhãn, hệ thống đạt độ nhạy 75,82%, độ đặc hiệu 96,42% và tỷ lệ báo động giả 0,4957 lần/giờ, cho thấy cơ chế xử lý theo thời gian giúp giảm đáng kể số cảnh báo giả so với việc chỉ dùng riêng mô hình MLP; cần nhấn mạnh rằng đây là kết quả mô phỏng trên dữ liệu CHB-MIT chứ không phải kết quả đo trực tiếp từ thử nghiệm thời gian thực trên thiết bị NeuroSky và IMU thật. Song song đó, các phiên vận hành thực tế trên phần cứng — tổng cộng 14,94 phút với 886 cửa sổ xử lý — chỉ nhằm xác minh cơ chế hoạt động của khối IMU, cho thấy hệ số tin cậy trung bình đạt 0,994 khi người dùng đứng yên và giảm còn 0,618 khi có chuyển động, chứ không được dùng để tính sensitivity, specificity hay FA/h do dữ liệu thu thời gian thực không có nhãn cơn co giật thật. Từ đó có thể kết luận rằng đề tài đã chứng minh được tính khả thi về mặt phương pháp và nguyên mẫu kỹ thuật của hướng tiếp cận kết hợp thiết bị EEG đơn kênh chi phí thấp với IMU cho bài toán phát hiện co giật thời gian thực, song hiệu quả phát hiện định lượng mới chỉ được kiểm chứng trong điều kiện mô phỏng có kiểm soát trên CHB-MIT, chưa được đánh giá trên dữ liệu lâm sàng thực tế có nhãn, và đây là hướng cần tiếp tục hoàn thiện trong các nghiên cứu tiếp theo. | động kinh; phát hiện cơn co giật; EEG đơn kênh; NeuroSky MindWave; IMU; MPU6050; ESP32; Raspberry Pi; học máy; MLP; Welch PSD; phát hiện thời gian thực; Bluetooth SPP; MQTT |
| FCE-2026-023 | 2026 | Nghiên cứu giải thuật định vị EKF bất đồng bộ dựa trên hợp nhất dữ liệu đa cảm biến cho hệ thống robot thao tác di động | ThS. Phạm Minh Quân | Trong các hệ thống robot thao tác di động hoạt động trong môi trường trong nhà, độ chính xác định vị và khả năng bám quỹ đạo chịu ảnh hưởng đáng kể bởi sai số tích lũy của cảm biến cục bộ và nhiễu ngoại lai của cảm biến UWB. Khóa luận hướng đến nghiên cứu, thiết kế và hiện thực một hệ thống robot thao tác di động sử dụng đế đa hướng Mecanum và cánh tay robot, có khả năng tự định vị, bám quỹ đạo, tiếp cận và gắp vật thể. Hệ thống được xây dựng theo kiến trúc phân tầng gồm máy chủ trung tâm, máy tính nhúng và các vi điều khiển ESP32; trong đó giải thuật Extended Kalman Filter bất đồng bộ được sử dụng để hợp nhất dữ liệu từ UWB, Optical Flow và Odometry, kết hợp cơ chế Mahalanobis Gate để phát hiện và loại bỏ các giá trị đo ngoại lai trước bước cập nhật bộ lọc. Kết quả thực nghiệm trên ba quỹ đạo cho thấy sai số định vị trung bình của EKF nằm trong khoảng từ 0.078 m đến 0.118 m, thấp hơn so với việc sử dụng riêng lẻ từng cảm biến; hệ thống đạt hiệu suất bám quỹ đạo tổng thể từ 91.7% đến 94.2% và cánh tay robot có thể tiếp cận, gắp các vật thể nhẹ trong phạm vi làm việc đã thiết lập. Các kết quả cho thấy giải pháp hợp nhất dữ liệu đa cảm biến bằng EKF bất đồng bộ kết hợp Mahalanobis Gate phù hợp để nâng cao độ ổn định định vị và khả năng thực thi nhiệm vụ của robot thao tác di động trên nền tảng nhúng. | Mobile Manipulator, Mecanum Robot, Asynchronous Extended Kalman Filter, Multi-Sensor Data Fusion, UWB, Optical Flow, Odometry, Mahalanobis Gate, Trajectory Tracking |
| FCE-2026-024 | 2026 | Phát triển robot di động đa hướng thu thập vật thể thông minh | ThS.Phạm Minh Quân | Trong bối cảnh công nghiệp 5.0 và sự phát triển nhanh của trí tuệ nhân tạo, robot đang được kỳ vọng chuyển từ kiểu lập trình cố định, cứng nhắc sang khả năng tự thích nghi với môi trường chưa được cấu trúc hóa, mở ra tiềm năng lớn cho các ứng dụng kho vận, y tế và sản xuất linh hoạt; xuất phát từ nhu cầu đó, khóa luận đặt trọng tâm vào việc xây dựng và kiểm chứng nền tảng cho một robot di động đa hướng vừa di chuyển linh hoạt, vừa hiểu được chỉ dẫn bằng ngôn ngữ tự nhiên và nhận diện vật thể mục tiêu một cách thông minh, thông qua hai trụ cột song song và bổ trợ cho nhau là nền tảng cơ điện tử điều khiển chuyển động cho đế bốn bánh mecanum và hệ thống thị giác ngữ nghĩa chạy hoàn toàn trên thiết bị biên. Về phương pháp, nhóm xây dựng mô hình toán học động cơ DC với bộ điều khiển PI kết hợp Feedforward và phương pháp gán cực, thiết lập động học thuận và nghịch cho bánh mecanum cùng bộ lọc Kalman mở rộng để định vị ổn định, đồng thời tổ chức phần mềm thành ba lớp Vision–Brain–Control giao tiếp qua REST API, trong đó Lớp Vision dùng YOLOv8n kèm cơ chế kích hoạt ổn định StableTrigger, Lớp Brain suy luận ngữ nghĩa bằng mô hình thị giác–ngôn ngữ Qwen2.5-VL-3B được lượng tử hóa Q4_K_M và chạy trên engine llama.cpp với backend CUDA cho ARM64, và bổ sung một ngăn xếp định vị–điều hướng tự hành trên ROS2 gồm SLAM, NAV2 cùng camera chiều sâu Astra. Kết quả thực nghiệm cho thấy YOLOv8n đạt khoảng 106 khung mỗi giây - vượt xa mục tiêu 15 khung. Cơ chế phân tích JSON ba cấp đạt tỉ lệ thành công tuyệt đối. Việc offload toàn bộ 36 lớp lên GPU kéo độ trễ suy luận VLM từ khoảng 18 giây xuống còn 2,4 giây. Cơ chế StableTrigger loại bỏ hoàn toàn kích hoạt sai và thiết kế lai giữa YOLO và VLM giữ được khả năng suy luận ngữ nghĩa mà không phải chịu tải tính toán liên tục như phương án chỉ dùng VLM. Với toàn hệ vận hành ổn định, ngoại tuyến ở mức nhiệt độ và công suất an toàn trên Jetson AGX Xavier. Kết luận, khóa luận đã nhúng thành công hai mô hình học sâu lên thiết bị biên và tích hợp thành một hệ thu gom vật thể thông minh chạy đầu cuối hoàn toàn ngoại tuyến, qua đó chứng minh tính khả thi của hướng kết hợp thị giác ngữ nghĩa với robot di động đa hướng, đồng thời thẳng thắn nêu các hạn chế còn tồn tại như độ trễ VLM còn ở mức vài giây, tập dữ liệu kiểm thử còn nhỏ, hệ mới xử lý một vật mỗi chu kỳ và chưa tích hợp thao tác gắp bằng cánh tay máy, làm cơ sở cho các hướng phát triển tiếp theo gồm tăng tốc VLM, tích hợp cánh tay với vòng điều khiển phản hồi thị giác và hỗ trợ đa vật thể. | Robot di động đa hướng, bánh mecanum, mô hình thị giác–ngôn ngữ (VLM), Qwen2.5-VL, YOLOv8n, NVIDIA Jetson AGX Xavier, lượng tử hóa GGUF Q4_K_M, llama.cpp, ROS2, SLAM, bộ lọc Kalman mở rộng, điều khiển động cơ DC PI-Feedforward |
| FCE-2026-025 | 2026 | Xây dựng hệ thống điểm danh thông minh bằng nhận diện khuôn mặt cho lớp học quy mô lớn | ThS. Phan Đình Duy | Nghiên cứu được thực hiện trong bối cảnh nhu cầu tự động hóa điểm danh tại các lớp học quy mô lớn ngày càng tăng, trong khi các phương pháp truyền thống như điểm danh thủ công hoặc thẻ RFID còn tồn tại nhiều hạn chế về thời gian, tính thuận tiện và khả năng mở rộng. Mục tiêu của nghiên cứu là xây dựng hệ thống điểm danh thông minh bằng nhận diện khuôn mặt có khả năng hoạt động trên thiết bị nhúng với chi phí hợp lý, đảm bảo tốc độ xử lý và độ chính xác cao trong môi trường lớp học thực tế. Để đạt được mục tiêu này, nghiên cứu sử dụng mô hình YOLOv8n để phát hiện khuôn mặt, ArcFace-light để trích xuất đặc trưng khuôn mặt và so khớp bằng độ tương đồng cosine, kết hợp cơ chế Facebank để quản lý dữ liệu người dùng; hệ thống được triển khai trên Raspberry Pi 5 với giao diện quản lý phát triển bằng React, máy chủ Node.js/Express và cơ sở dữ liệu MariaDB. Kết quả thực nghiệm cho thấy hệ thống đạt khả năng nhận diện chính xác trên tập dữ liệu thử nghiệm, tốc độ xử lý khoảng 10–13 FPS, hỗ trợ nhận diện đồng thời nhiều khuôn mặt và đáp ứng yêu cầu điểm danh trong thời gian thực đối với lớp học quy mô lớn. Từ những kết quả đạt được, nghiên cứu khẳng định tính khả thi của giải pháp đề xuất trong việc xây dựng hệ thống điểm danh thông minh trên nền tảng thiết bị nhúng, đồng thời tạo tiền đề cho việc mở rộng, tối ưu hóa và triển khai trong các môi trường giáo dục thực tế. | Hệ thống điểm danh thông minh, Nhận diện khuôn mặt, YOLOv8n, ArcFace-light, Raspberry Pi 5, Thị giác máy tính, Facebank, Cosine Similarity, Thiết bị nhúng, Lớp học quy mô lớn. |
| FCE-2026-026 | 2026 | Hệ thống gương thông minh | ThS. Phan Đình | Smart Mirror là đề tài về một tấm gương, được trang bị thêm những phần cứng mở rộng, đồng thời có thể kết nối Internet để thực hiện những chức năng mà một tấm gương soi thông thường không thể làm được, biến nó trở nên thông minh hơn với các chức năng như: Hiển thị, nhận lệnh, thông báo, điều khiển,... ta có thể xem nó như là một trợ lý ảo thu nhỏ tương tự với các trợ lý ảo hiện có trên thị trường. Để tấm gương có thể thực hiện được những tác vụ như đã nêu trên, sẽ tích hợp các phần cứng như sau: Về phần hiển thị sẽ sử dụng màn hình LCD, tích hợp các ngoại vi để nhận lệnh từ người dùng, tích hợp loa để thông báo cũng như phát những bản tin, bản nhạc,... và các phần cứng khác để đáp ứng cho việc điều khiển, xử lý ảnh,... Hiện tại đang sử dụng máy tính nhúng Raspberry Pi 5 để làm board mạch chính, về phần mềm, sẽ dùng gói phần mềm mã nguồn mở có tên là MagicMirror – một hệ thống tiền nhiệm của gương thông minh. Dựa trên nền tảng có sẵn trước đó trong phạm vi đề tài này, em sẽ nâng cấp cũng như tích hợp thêm các module và các chức năng đa dạng khác nhau mà hệ thống trước đó chưa hỗ trợ, để giúp cho hệ thống trở nên phong phú và thân thiện hơn với người dùng ở mọi lứa tuổi và đặc biệt đối với người dùng Việt. | Gương thông minh, Smart Mirror, nhận diện gương mặt, Speech to text, Text to Speech. |
| FCE-2026-027 | 2026 | Nhận diện phương tiện giao thông bằng CNN trên FPGA | Ths. Phan Đình Duy | Nhận diện phương tiện giao thông theo thời gian thực là bài toán quan trọng trong hệ thống giao thông thông minh và an toàn giao thông. Vượt qua giới hạn về độ chính xác và tốc độ của các thuật toán thị giác máy tính truyền thống hay các mô hình mạng thế hệ cũ, khóa luận tập trung thiết kế hệ thống nhận diện phương tiện trên nền tảng phần cứng tiên tiến AMD Kria KV260 (Zynq UltraScale+ MPSoC). Hệ thống ứng dụng YOLOv5n kiến trúc mạng nơ-ron sâu được tối ưu hóa cho các thiết bị biên (Edge AI),mô hình được huấn luyện trên bộ dữ liệu UA-DETRAC với bốn lớp đối tượng: ô tô, xe tải, xe van và xe buýt. Khóa luận đề xuất một kiến trúc thiết kế lai (Hardware/Software Co-design) chuyên sâu, chuyển dịch toàn bộ luồng xử lý nặng lên mảng logic lập trình (PL). Thiết kế kết hợp lõi xử lý học sâu chuyên dụng Deep Learning Processing Unit (DPUCZDX8G, cấu hình B1152) để gia tốc phép tính chập, hoạt động đồng bộ cùng năm lõi tăng tốc phần cứng tự thiết kế bằng Vitis HLS (Preprocess, Decode YOLO, Non-Maximum Suppression, Overlay và bộ điều phối pipeline Schedule). Điểm đột phá của kiến trúc này là việc áp dụng thành công kỹ thuật lượng tử hóa lai (Hybrid Quantization), nén trọng số mạng từ FP32 xuống INT8 cho DPU nhưng vẫn giữ nguyên định dạng FP32 tại lớp Detect Head (chứa hàm Sigmoid), qua đó tăng tốc độ suy luận mà vẫn bảo toàn tuyệt đối độ chính xác định vị của các hộp giới hạn (bounding box). Kết quả khóa luận cho thấy kiến trúc phần cứng đạt trạng thái hội tụ định thời hoàn toàn (WNS dương) ở xung nhịp hoạt động cao, với mức sử dụng tài nguyên BRAM tối ưu đạt khoảng 82,6% cho cấu hình DPU B1152. Đặc biệt, hệ thống đã vượt qua giới hạn xử lý ảnh tĩnh rời rạc của các nghiên cứu trước đây bằng việc triển khai thành công tính năng nhận diện trực tiếp trên luồng video liên tục. Việc vận hành trọn vẹn thành một hệ thống nhúng hoàn chỉnh và ổn định trên bo mạch KV260 đã chứng minh sự kết hợp hoàn hảo giữa năng lực trích xuất đặc trưng của mạng Deep Learning hiện đại và khả năng xử lý song song mạnh mẽ của vi mạch FPGA. | FPGA, CNN, Detection, KV260, Vehicle |
| FCE-2026-028 | 2026 | Xây dựng hệ thống nhận diện biển báo giao thông trên thiết bị biên | ThS. Phan Đình Duy | Đề tài tập trung nghiên cứu và hiện thực hệ thống phát hiện biển báo giao thông thời gian thực trên máy tính nhúng Raspberry Pi 5 kết hợp bộ tăng tốc AI Hailo-8. Hệ thống sử dụng mô hình học sâu YOLO26n, được huấn luyện trên bộ dữ liệu 18 lớp biển báo giao thông Việt Nam, sau đó lượng tử hóa INT8 và biên dịch sang định dạng HEF. Đề tài đã triển khai thành công với kết quả suy luận tốc độ đầu cuối (End-to-End) đạt 30 FPS, tổng độ trễ chỉ 18.7 ms và độ chính xác mAP@50 đạt 94.65%, chứng minh hiệu năng và sự tối ưu tài nguyên vượt trội so với suy luận trên CPU. | Nhận diện biển báo giao thông, Edge AI, YOLO26, Raspberry Pi 5, Hailo-8, Lượng tử hóa. |
| FCE-2026-029 | 2026 | Phát triển hệ thống trợ lý ảo thông minh cho nhà thông minh dựa trên kiến trúc mô hình ngôn ngữ lớn dạng tác tử | Ths. Trần Hoàng Lộc | Sự phát triển của các Mô hình Ngôn ngữ Lớn đang thúc đẩy quá trình chuyển đổi các hệ thống nhà thông minh từ cơ chế điều khiển dựa trên luật cố định sang các môi trường tự động hóa có khả năng suy luận và phối hợp tác vụ. Tuy nhiên, các nghiên cứu và môi trường mô phỏng hiện nay vẫn chưa phản ánh đầy đủ những ràng buộc về phần cứng, độ trễ và đồng bộ trạng thái trong triển khai thực tế. Vì vậy, khóa luận tập trung xây dựng một kiến trúc tác tử phân cấp tích hợp Hardware-in-the-Loop cho hệ thống nhà thông minh, gồm Main “Butler” Agent đảm nhiệm tương tác người dùng, phân tích ý định và gọi công cụ, cùng Scheduling Sub-Agent chuyên quản lý các tác vụ trì hoãn và lịch trình bất đồng bộ. Điểm nổi bật của hệ thống là cơ chế tái đánh giá bối cảnh tại thời điểm kích hoạt, trong đó tác tử đồng bộ và kiểm tra lại trạng thái thiết bị trước khi thực thi lệnh nhằm giảm lỗi về thời gian và ngữ cảnh vật lý. Hệ thống được triển khai trên vi điều khiển ESP32 và đánh giá bằng 900 kịch bản thực tế, bao gồm điều khiển đa thiết bị, quản lý lịch trình chồng chéo và xử lý chỉ thị không hợp lệ. Kết quả cho thấy Gemini-3 Flash đạt 79,78% ở Hard Evaluation và 81,22% ở Soft Evaluation, trong khi Qwen3.5 397B đạt Soft Evaluation cao nhất với 82,00%; Few-shot Prompting cũng giúp Gemini-3 Flash tăng tỷ lệ thành công từ 73,22% ở 0-shot lên 79,78% ở 4-shot. Gemma4 31B đạt thời gian phản hồi trung bình 3,99 giây đối với lệnh đơn giản và 14,57 giây trên toàn bộ tập kiểm thử, thấp hơn Gemini-3 Flash và Qwen3.5 397B. Qua đó, nghiên cứu khẳng định tính khả thi của kiến trúc tác tử phân cấp trong việc nâng cao độ chính xác, khả năng lập lịch, suy luận ngữ cảnh và tương tác thời gian thực với thiết bị vật lý, đồng thời tạo nền tảng cho các hệ thống Agentic AI an toàn, minh bạch và có tính ứng dụng cao. | Large Language Models, Smart Home, Agentic AI, Hardware-in-the-Loop, IoT Automation, LLM Evaluation |
| FCE-2026-030 | 2026 | Ứng dụng mô hình phân tích giọng nói kết hợp Prototypical Network trong bài toán nhận diện người nói | ThS. Trần Hoàng Lộc | Sự phát triển mạnh mẽ của hệ sinh thái nhà thông minh đã thúc đẩy nhu cầu cá nhân hóa trải nghiệm thông qua giọng nói, tuy nhiên việc nhận diện chính xác các thành viên trong gia đình hiện gặp nhiều thách thức lớn do nhiễu tạp âm, hiện tượng tiếng vang phòng và đặc biệt là sự thiếu hụt nghiêm trọng dữ liệu đăng ký giọng nói ban đầu. Xuất phát từ thực tế đó, mục đích và trọng tâm của nghiên cứu là đề xuất và triển khai một kiến trúc mạng nơ-ron sâu hai tầng tối ưu cho bài toán nhận diện người nói tập mở (open-set) trong điều kiện dữ liệu hạn chế chuyên biệt cho thiết bị điều khiển gia đình. Hệ thống ứng dụng mô hình ECAPA-TDNN ở tầng đầu tiên làm bộ trích xuất đặc trưng để chuyển đổi tín hiệu sóng âm thành các vector embedding 192 chiều cô đọng, kết hợp với Mạng nguyên mẫu (Prototypical Network) ở tầng thứ hai để phân loại theo cơ chế học kịch bản (episodic learning) dưới sự tối ưu của hàm mất mát hỗn hợp chứa ràng buộc biên góc AAM-Softmax. Đồng thời, nghiên cứu đề xuất cải tiến chất lượng nhận diện thông qua kỹ thuật phân cụm K-Means nhằm sinh ra ba sub-prototype cho mỗi người nói, giúp khống chế phương sai nội lớp và thu giữ tốt sự biến thiên âm học; toàn bộ luồng xử lý này được kiểm thử thực tế trên nền tảng máy tính nhúng Raspberry Pi 5 kết hợp USB Microphone. Kết quả nghiên cứu cho thấy, trong kịch bản đăng ký ít mẫu gồm 6 câu lệnh ngắn với ngưỡng quyết định thiết lập ở mức 0.8, phương pháp phân cụm K-Means đạt hiệu năng vượt trội với độ chính xác phân loại tổng thể đạt 98.01%, tỷ lệ chấp nhận đúng (GAR) đạt 98.53%, tỷ lệ chấp nhận sai (FAR) chỉ ở mức 2.26%, tỷ lệ từ chối sai (FRR) là 1.47%, và giảm đáng kể tỷ lệ lỗi cân bằng (EER) xuống còn 2.26% so với mức 5.88% của phương pháp prototype trung bình truyền thống. Ngoài ra, thời gian xử lý suy luận nhận dạng của mô hình trên thiết bị nhúng biên cực kỳ nhanh chóng, chỉ mất khoảng 60 ms, hoàn toàn thỏa mãn các điều kiện vận hành thời gian thực của hệ thống tự động hóa. Nghiên cứu đi đến kết luận rằng việc ứng dụng tích hợp mô hình ECAPA-TDNN và ProtoNet, kết hợp cấu trúc hồ sơ Đa nguyên mẫu qua thuật toán K-Means, đã giải quyết thành công bài toán thiếu hụt dữ liệu định danh sinh trắc học trong hộ gia đình, mang lại sự cân bằng tối ưu giữa khả năng bảo mật an ninh nghiêm ngặt và trải nghiệm tương tác tự nhiên cho người dùng | Speaker recognition, Time-Delay Neural Network, Few-shot learning, Prototypical Network, Smart home |
| FCE-2026-031 | 2026 | Xây dựng trạm quan trắc môi trường và hệ thống dự báo thời tiết phạm vi hẹp (Hyper-local) | ThS. Nguyễn Duy Xuân Bách | Trong bối cảnh các dịch vụ khí tượng công cộng thường có độ phân giải không gian hạn chế và chưa phản ánh đầy đủ điều kiện vi khí hậu tại từng vị trí cụ thể, nghiên cứu này tập trung xây dựng một trạm quan trắc môi trường kết hợp hệ thống dự báo thời tiết phạm vi hẹp nhằm cung cấp dữ liệu sát thực địa và hỗ trợ giám sát, ra quyết định kịp thời. Hệ thống được phát triển theo kiến trúc nhiều lớp, gồm thiết bị ESP32 và cảm biến thu thập dữ liệu, giao thức MQTT truyền bản tin, backend Go xử lý nghiệp vụ và lưu trữ trên MySQL, frontend React trực quan hóa dữ liệu, cùng mô hình ConvLSTM Encoder–Decoder sử dụng 12 giờ dữ liệu lưới quá khứ để dự báo 6 giờ tiếp theo; dữ liệu được xử lý theo sliding window, chuẩn hóa theo từng kênh, tăng trọng số và lấy mẫu bổ sung cho các trường hợp có mưa, đồng thời mô hình mới chỉ được triển khai sau khi vượt qua cổng kiểm duyệt MSE và CSI. Kết quả kiểm thử cho thấy cả 5 nhóm chức năng cốt lõi gồm đăng nhập và phân quyền, tiếp nhận dữ liệu MQTT, dashboard thời gian thực, dự báo 6 giờ và tái huấn luyện mô hình đều hoạt động đạt yêu cầu; pipeline retrain đã huấn luyện và thăng cấp mô hình mới với MSE đạt 0,0147. Trên tập kiểm tra, ConvLSTM đạt MAE lần lượt là 1,386°C đối với nhiệt độ, 7,145% đối với độ ẩm, 0,956 hPa đối với áp suất, 0,208 mm đối với lượng mưa và 0,758 m/s đối với tốc độ gió, thấp hơn LSTM ở cả 5/5 đại lượng. Khi đối chiếu bản tin dự báo với dữ liệu thực đo trong tháng 06/2026, hệ thống đạt tỷ lệ đúng 95,3% đối với nhiệt độ, 89,4% đối với độ ẩm, 99,9% đối với áp suất và 70,0% đối với sự kiện mưa; tại bước dự báo đầu tiên, mô hình nội bộ cũng có MAE thấp hơn Open-Meteo và ERA5 ở các biến được đánh giá, mặc dù khả năng dự báo lượng mưa vẫn cần tiếp tục hiệu chỉnh. Các kết quả này cho thấy việc tích hợp IoT, nền tảng phần mềm nhiều lớp và ConvLSTM là khả thi đối với bài toán quan trắc và dự báo thời tiết hyper-local, đồng thời tạo cơ sở để mở rộng mạng lưới đa trạm, bổ sung dữ liệu dài hạn và cải thiện độ chính xác dự báo trong tương lai. | Quan trắc môi trường, dự báo thời tiết phạm vi hẹp, Hyper-local, Internet of Things, MQTT, ConvLSTM, Deep Learning, dữ liệu không gian–thời gian, dashboard, tái huấn luyện mô hình. |
| FCE-2026-032 | 2026 | Phân loại tín hiệu sóng não để điều khiển robot | Ths. Nguyễn Duy Xuân Bách | Đề tài nghiên cứu và xây dựng hệ thống giao tiếp não – máy (BCI) không xâm lấn, sử dụng thiết bị Sichiray chi phí thấp để thu nhận tín hiệu sóng não (EEG) và điều khiển led nhắm phát hiện ra trạng thái con người. Tín hiệu EEG thô được lọc nhiễu tần số và phân rã bằng Empirical Mode Decomposition kết hợp Hilbert–Huang Transform để trích xuất đặc trưng biên độ – tần số. Trong 2–3 phút đầu thu tín hiệu, hệ thống xây dựng baseline cá nhân hóa cho mô hình Linear Discriminant Analysis (LDA) học và hiệu chuẩn ngưỡng phân biệt trạng thái sóng não, qua đó giảm ảnh hưởng của sự khác biệt giữa người dùng trước khi đặc trưng được đưa vào mô hình học sâu kết hợp mạng nơ-ron tích chập (CNN) và mạng hồi quy LTSM để phân loại. Quy trình được xây dựng hoàn chỉnh từ thu nhận, lọc nhiễu, trích xuất đặc trưng, hiệu chuẩn ngưỡng đến phân loại tín hiệu và điều khiển led theo thời gian thực, hướng tới giải pháp BCI có chi phí thấp và khả năng triển khai thực tế. | Giao tiếp não – máy (BCI), Điện não đồ (EEG), Phân rã chế độ thực nghiệm (EMD), Biến đổi Hilbert–Huang (HHT), Phân tích phân biệt tuyến tính (LDA), Mạng nơ-ron tích chập (CNN), Mạng bộ nhớ dài-ngắn hạn (LTSM), đèn LED, Sichiray, NeuroSky MindWave Mobile 2. |
| FCE-2026-033 | 2026 | Thiết kế bộ vi xử lý dựa trên kiến trúc tập lệnh RISC-V RV32I với chế độ gỡ lỗi | ThS. Thân Thế Tùng, KS. Trần Đại Dương | Kiến trúc tập lệnh RISC-V ngày càng được sử dụng rộng rãi trong thiết kế bộ vi xử lý nhờ tính mã nguồn mở, khả năng mở rộng linh hoạt và sự phát triển của hệ sinh thái phần cứng. Tuy nhiên, nhiều thiết kế RISC-V phục vụ nghiên cứu và đào tạo hiện nay vẫn chưa tích hợp đầy đủ cơ chế gỡ lỗi theo tiêu chuẩn, gây hạn chế trong quá trình kiểm chứng và đánh giá hệ thống. Xuất phát từ yêu cầu đó, khóa luận tập trung thiết kế và triển khai bộ vi xử lý RISC-V RV32I tích hợp Debug Module trên nền tảng FPGA nhằm hỗ trợ cả thực thi chương trình và gỡ lỗi phần cứng. Bộ xử lý được xây dựng theo kiến trúc pipeline 5 tầng gồm Instruction Fetch, Instruction Decode, Execute, Memory Access và Write Back, hỗ trợ đầy đủ tập lệnh cơ sở RV32I, được mô tả ở mức RTL bằng ngôn ngữ Verilog và tích hợp các cơ chế xử lý hazard để đảm bảo tính chính xác khi thực thi. Debug Module được tích hợp trực tiếp vào bộ xử lý, hỗ trợ các chức năng halt, resume, single-step, đọc và ghi thanh ghi, đọc và ghi bộ nhớ dữ liệu, xử lý lệnh EBREAK và triển khai các thanh ghi DCSR, DPC, DSCRATCH0 và DSCRATCH1 theo các nguyên tắc của RISC-V Debug Specification. Để đánh giá thiết kế, khóa luận xây dựng quy trình kiểm thử tự động kết hợp giữa mô phỏng RTL và mô hình tham chiếu Spike, sử dụng các testcase kiểm tra cả tập lệnh RV32I và các chức năng debug, sau đó tổng hợp và triển khai hệ thống trên kit FPGA DE2 sử dụng FPGA Cyclone II để đánh giá khả năng hoạt động trên phần cứng. Kết quả thực nghiệm cho thấy bộ vi xử lý thực hiện chính xác các lệnh RV32I, các chức năng debug hoạt động ổn định, kết quả mô phỏng hoàn toàn khớp với mô hình tham chiếu Spike và thiết kế đáp ứng yêu cầu timing trên FPGA mục tiêu. Khóa luận đã xây dựng thành công một nền tảng RISC-V RV32I tích hợp cơ chế debug, góp phần hỗ trợ nghiên cứu, giảng dạy và làm cơ sở cho việc mở rộng các tính năng của hệ thống RISC-V trong các nghiên cứu tiếp theo. | RISC-V, RV32I, Debug Module, FPGA, Pipeline Processor |
| FCE-2026-034 | 2026 | Thiết kế bộ vi xử lý dựa trên kiến trúc tập lệnh RISC-V RV32I với chế độ máy | ThS. Thân Thế Tùng, KS. Trần Đại Dương | Trong các hệ thống nhúng và hệ điều hành, bộ vi xử lý cần hỗ trợ phân quyền, xử lý ngoại lệ và tiếp nhận ngắt nhằm duy trì hoạt động chính xác và ổn định. Khóa luận tập trung nghiên cứu, thiết kế và hiện thực bộ vi xử lý RISC-V RV32I sử dụng kiến trúc đường ống năm tầng. Bộ xử lý hỗ trợ ba chế độ đặc quyền gồm chế độ người dùng, chế độ giám sát và chế độ máy. Thiết kế thực thi 37 lệnh thuộc tập lệnh RV32I, sáu lệnh điều khiển và trạng thái, cùng các lệnh gọi và trở về từ chương trình xử lý. Hệ thống thanh ghi điều khiển, cơ chế chuyển đổi chế độ đặc quyền và cơ chế ủy quyền xử lý cũng được tích hợp. Bộ xử lý hỗ trợ 13 loại ngoại lệ, sáu loại ngắt và cơ chế quản lý bộ nhớ ảo Sv32. Phần cứng được mô tả bằng ngôn ngữ Verilog và được kiểm chứng thông qua mô phỏng. Kết quả thực thi được đối chiếu với phần mềm mô phỏng tham chiếu. Quá trình đánh giá còn bao gồm tổng hợp bằng Quartus và thử nghiệm trên kit FPGA DE2. Quá trình kiểm chứng xác nhận bộ xử lý thực thi chính xác các lệnh trong phạm vi thiết kế. Các thanh ghi điều khiển và trạng thái được cập nhật đúng trong từng trường hợp. Bộ xử lý chuyển đổi chính xác giữa các chế độ đặc quyền và xử lý đầy đủ các ngoại lệ, ngắt đã đề ra. Thiết kế đáp ứng các yêu cầu chức năng và có thể làm nền tảng cho việc phát triển các hệ thống RISC-V hỗ trợ hệ điều hành. | RISC-V, pipeline, privilege mode, exception, interrupt |
| FCE-2026-035 | 2026 | Thiết kế bộ vi xử lý dựa trên kiến trúc tập lệnh RISC-V RV32I với chế độ giám sát | ThS. Thân Thế Tùng, KS. Trần Đại Dương | Mặc dù đã có nhiều tài liệu và các nhân xử lý RISC-V mã nguồn mở được công bố, phần lớn các thiết kế này có mức độ phức tạp cao, khó tiếp cận đối với sinh viên trong quá trình học tập và nghiên cứu cơ bản. Vì vậy, đề tài này tập trung vào thiết kế bộ vi xử lý RV32I hoàn chỉnh, có cấu trúc rõ ràng, dễ hiểu và có khả năng mô phỏng trên FPGA với hỗ trợ hai chế độ đặc quyền là U-mode và S-mode. Ngoài ra còn bao gồm cả cơ chế xử lý ngoại lệ (trap handling) với các lệnh mở rộng Zicsr và các thanh ghi CSR. Sau quá trình nghiên cứu, thiết kế, triển khai và kiểm thử, khóa luận đã hoàn thành mục tiêu xây dựng một bộ vi xử lý dựa trên kiến trúc tập lệnh RISC-V RV32I có hỗ trợ hai chế độ đặc quyền là User – mode và Supervisor – mode. Thiết kế được hiện thực bằng ngôn ngữ Verilog theo mô hình pipeline 5 tầng đồng thời tích hợp được các khối xử lý ngoại lệ và khối chuyển đổi địa chỉ ảo sang địa chỉ vật lý. Như vậy, khóa luận đã đạt được những mục tiêu cơ bản bước đầu đặt ra đó là thiết kế được một bộ vi xử lý RV32I có cấu trúc rõ ràng, hỗ trợ pipeline 5 tầng, tích hợp đầy đủ các thanh ghi CSR, có cơ chế xử lý trap ở Supervisor – mode và có hỗ trợ quản lý bộ nhớ ảo Sv32. | RISC-V, RV32I, Chế độ đặc quyền |
| FCE-2026-036 | 2026 | Thiết kế bộ vi xử lý 2 lõi dựa trên kiến trúc tập lệnh RISC-V RV32IMFA | Th.S Thân Thế tùng, K.S Trần Đại Dương | Khóa luận trình bày quá trình thiết kế và kiểm thử bộ vi xử lý hai lõi dựa trên kiến trúc RISC-V RV32IMFA, tập trung vào khả năng hoạt động song song và phối hợp giữa các lõi trong hệ thống đa lõi. Hai lõi có thể thực thi chương trình độc lập, đồng thời cùng truy cập bộ nhớ dùng chung thông qua cơ chế phân xử nhằm hạn chế xung đột tài nguyên.Mỗi lõi được xây dựng theo kiến trúc pipeline, hỗ trợ các nhóm lệnh RV32I, RV32M, RV32F và RV32A. Các khối chức năng chính gồm ALU, MDU, FPU, tập thanh ghi, khối điều khiển và cơ chế xử lý hazard. Khi hai lõi phát sinh yêu cầu truy cập bộ nhớ cùng lúc, khối phân xử lựa chọn một lõi được cấp quyền truy cập và giữ lõi còn lại ở trạng thái chờ. Các lệnh nguyên tử cũng được tích hợp để hỗ trợ đồng bộ dữ liệu khi nhiều lõi cùng thao tác trên một vùng nhớ.Thiết kế được kiểm chứng bằng mô phỏng Verilog trên Vivado, đối chiếu với Spike và triển khai trên kit FPGA KV260. Các chương trình kiểm thử bao gồm từng nhóm lệnh và các tình huống đa lõi như truy cập tuần tự, truy cập đồng thời khác địa chỉ, cùng địa chỉ và thực hiện thao tác nguyên tử.Kết quả cho thấy hệ thống thực thi đúng các nhóm lệnh đã thiết kế, đồng thời hỗ trợ phân xử và đồng bộ khi hai lõi cùng truy cập bộ nhớ dùng chung. Đây là nền tảng để tiếp tục tối ưu hiệu năng, mở rộng số lõi và phát triển các hệ thống RISC-V đa lõi hoàn chỉnh hơn. | RISC-V, RV32IMFA, Dual-Core, Pipeline, AXI4 |
| FCE-2026-037 | 2026 | Nghiên cứu và thiết kế kiến trúc phần cứng hỗ trợ tập lệnh mở rộng RISC-V nhằm tăng tốc các hàm băm và mật mã hậu lượng tử Sphincs+ | PGS.TS Lâm Đức Khái. TS. Lê Vũ Trùng Dương | Khi các thuật toán mã hóa hậu lượng tử (Post-Quantum Cryptography - PQC) đang dần được chuẩn hóa và triển khai trên thực tế, nhu cầu tối ưu hóa các thuật toán này trên nhiều nền tảng phần cứng khác nhau ngày càng trở nên cấp thiết. Trong bối cảnh các bộ xử lý RISC-V đang ngày càng phổ biến trong cả hệ thống nhúng và nền tảng tổng quát, việc triển khai hiệu quả các thuật toán PQC trên kiến trúc này trở nên đặc biệt cần thiết. Khóa luận này tập trung vào việc nghiên cứu nhằm tăng tốc các hàm băm của thuật toán SPHINCS+, một trong những thuật toán mã hóa khóa công khai tiêu biểu được NIST lựa chọn. Hệ thống được thiết kế theo hướng đồng thiết kế phần cứng - phần mềm, kết hợp giữa lập trình phần mềm và tăng tốc phần cứng nhằm tối ưu hiệu suất thực thi. Cụ thể, kiến trúc được triển khai trên nền tảng FPGA ZCU102 và KV260 với bộ xử lý RISC-V 64-bit hoạt động ở tần số 200 MHz. Các thành phần tính toán quan trọng để tăng tốc như SHA-2, SHA-3/SHAKE, HARAKA được tăng tốc bằng các mô-đun phần cứng chuyên biệt. | KV260, FPGA, SPHINCS+, PQC, RISC-V, XILINX, VIVADO |
| FCE-2026-038 | 2026 | Nghiên cứu và thiết kế kiến trúc phần cứng tăng tốc tính toán chuỗi Pauli trên nền tảng FPGA cho các hệ thống lượng tử lai | PGS. TS. Lâm Đức Khải, TS. Lê Vũ Trùng Dương | Các bộ mô phỏng lượng tử đóng vai trò quan trọng trong việc phát triển và kiểm thử các thuật toán lượng tử, đặc biệt trong bối cảnh hiện nay khi các máy tính lượng tử chịu lỗi đầy đủ vẫn còn nhiều hạn chế. Các trình mô phỏng phổ biến trên CPU/GPU như Qiskit, ProjectQ thường gặp khó khăn về hiệu suất và tiêu thụ năng lượng khi số lượng qubit tăng cao, khi số lượng tính toán và bộ nhớ tăng lên theo cấp số nhân. Do đó, khóa luận này đề xuất bộ tăng tốc mô phỏng lượng tử PQA (Pauli Quantum Accelerator). Để hiện thực mô phỏng lượng tử với hiệu suất cao, kiến trúc phần cứng này khai thác thuật toán PauliComposer kết hợp với kỹ thuật mã hóa nhị phân gọn nhẹ, lưu trữ ma trận thưa và mảng 64 đơn vị xử lý song song đạt hiệu quả cao. Nhằm đánh giá khả năng của kiến trúc, sinh viên đã hiện thực trên SoC (CPU ARM Cortex A53) trên FPGA Xilinx KV260 với kết quả tốt khi hiện thực mạch lượng tử tối đa 17 qubit, chỉ tiêu thụ 3.221 W điện năng, đạt hệ số tăng tốc nhanh nhất 48.40× so với phần mềm gốc. Khóa luận này có tiềm năng đáng kể như một phương pháp tiếp cận hữu ích cho các trình mô phỏng lượng tử trong các nghiên cứu tương lai. | quantum emulator, Pauli string computation, field programmable-gate arrays, SoC, quantum computing |
| FCE-2026-039 | 2026 | Nghiên cứu và thiết kế bộ xử lý RISC-V RV32I pipeline tích hợp hệ thống cache cải tiến | Ths. Hồ Ngọc Diễm | Che giấu độ trễ bộ nhớ trên vi điều khiển biên (Edge IoT) là một thách thức lớn do không thể dùng cấu trúc Out-of-Order đồ sộ. Nghiên cứu này giải quyết bài toán trên bằng cách hiện thực hóa phần cứng ở mức Register Transfer Level hệ thống lai: lõi tuần tự RISC-V RV32I kết hợp Level 1 Non-blocking Data Cache . Thay vì đóng băng ngay khi cache miss, CPU áp dụng cơ chế định thời Stall-on-Use, chỉ dừng đường ống khi thanh ghi đích thực sự bị chiếm dụng. Đồng thời, phân hệ cache khai thác nền tảng True Dual-Port Random-Access Memory cùng khối hàng đợi Content-Addressable Memory based Miss Status Holding Register tinh gọn để xử lý ngầm đa truy cập, hợp nhất yêu cầu trượt và duy trì luồng Hit-under-Miss và Miss-under-Miss . Thực nghiệm chứng minh vi kiến trúc đáp ứng được điểm nghẽn thông lượng, che giấu độ trễ và đáp ứng giới hạn Power, Performance, Area khắt khe tại biên. | RISC-V, RV32I, Non-blocking Cache, MSHR, Stall-on-Use, True Dual-Port RAM, Hit-under-Miss, Miss-under-Miss, PPA |
| FCE-2026-040 | 2026 | Nghiên cứu và thiết kế bộ xử lý RISC-V Superscalar theo thuật toán Tomasulo | Ths.Hồ Ngọc Diễm | Trong bối cảnh nhu cầu nâng cao hiệu năng xử lý và khai thác song song mức lệnh ngày càng trở nên quan trọng trong thiết kế vi xử lý hiện đại, các kiến trúc xử lý theo thứ tự truyền thống bộc lộ nhiều hạn chế khi gặp phụ thuộc dữ liệu, lệnh nhiều chu kỳ và các tình huống làm giảm khả năng tận dụng tài nguyên thực thi. Để giải quyết vấn đề này, khóa luận tập trung nghiên cứu và thiết kế một lõi xử lý RISC-V 32-bit Superscalar Out-of-Order dựa trên thuật toán Tomasulo cải tiến, hướng đến mục tiêu nâng cao chỉ số IPC nhưng vẫn đảm bảo tính đúng đắn của chương trình và khả năng triển khai trên FPGA. Trọng tâm của thiết kế là tổ chức kiến trúc 2-wide Superscalar cho phép xử lý hai luồng lệnh song song, kết hợp các cơ chế vi kiến trúc quan trọng gồm đổi tên thanh ghi bằng Rename Unit, lưu trữ toán hạng trong Physical Register File, phát hành lệnh động thông qua Reservation Station, theo dõi trạng thái hoàn tất và commit theo đúng thứ tự chương trình bằng Reorder Buffer, cùng với các khối Execute, Load/Store Queue và Memory để hỗ trợ nhóm lệnh RV32IM. Phương pháp nghiên cứu bao gồm xây dựng mô hình RTL bằng Verilog, thiết kế testbench để kiểm tra commit, thanh ghi đích và dữ liệu ghi về, quan sát waveform để đánh giá luồng dữ liệu, xây dựng các tập lệnh tự tạo nhằm kiểm tra các tình huống không xung đột, xung đột dữ liệu, xung đột giả WAW/RAW và lệnh nhiều chu kỳ, đồng thời sử dụng bộ benchmark RV32IM-clean để đánh giá chức năng và hiệu năng theo các nhóm R-type, I-type, Load/Store và Mul/Div. Bên cạnh mô phỏng RTL, thiết kế còn được tổng hợp bằng Quartus Prime và kiểm tra trên nền tảng FPGA Cyclone V DE1-SoC nhằm đánh giá mức sử dụng tài nguyên, timing và khả năng vận hành thực tế. Kết quả thực nghiệm cho thấy thiết kế đạt IPC tổng 1.242 trên benchmark RV32IM-clean, trong đó nhóm R-type đạt 1.442, I-type đạt 1.328, Load/Store đạt 1.306 và Mul/Div đạt 0.898; với các testcase tự tạo, thiết kế đạt IPC 1.268 đối với tập lệnh không xung đột và 1.026 đối với tập lệnh có xung đột, cao hơn rõ rệt so với thiết kế 2-wide Superscalar In-Order trước đó của nhóm. Sau tổng hợp trên FPGA, thiết kế đạt Fmax 87.17 MHz ở mô hình Slow 1100mV 85C và 88.44 MHz ở mô hình Slow 1100mV 0C; tài nguyên sử dụng gồm 25,566 ALMs, 29,804 ALUTs, 19,648 logic registers và 281 I/O pins, tương ứng khoảng 80% ALMs, 46% ALUTs, 31% logic registers và 61% I/O pins trên Cyclone V DE1-SoC. Các kết quả này cho thấy kiến trúc Superscalar Out-of-Order dựa trên Tomasulo cải tiến có khả năng khai thác song song lệnh hiệu quả hơn, xử lý tốt các phụ thuộc dữ liệu và duy trì commit theo đúng thứ tự chương trình, trong khi vẫn giữ được khả năng tổng hợp và triển khai trên FPGA. Từ đó, đề tài đóng góp một thiết kế vi xử lý RISC-V OoO có tính thực nghiệm cao, tạo nền tảng cho các hướng tối ưu tiếp theo về tần số hoạt động, tài nguyên phần cứng, Load/Store Queue, Reservation Station và các cơ chế dự đoán hoặc lập lịch động nâng cao. | RISC-V, Bộ xử lý Superscalar, Thực thi ngoài thứ tự, Thuật toán Tomasulo, Tomasulo cải tiến, Khai thác song song mức lệnh, Đổi tên thanh ghi, Thanh ghi vật lý, Reservation Station, Reorder Buffer, Commit theo thứ tự, Phụ thuộc dữ liệu, Xung đột dữ liệu, Load/Store Queue, Lệnh nhiều chu kỳ, RV32IM, IPC, FPGA, Cyclone V DE1-SoC, Kiểm chứng RTL. |
| FCE-2026-041 | 2026 | Thiết kế và đánh giá hiệu suất bộ xử lý RISC-V dual-issue tích hợp dự đoán rẽ nhánh tournamente | ThS. Hồ Ngọc Diễm | Khóa luận tập trung nghiên cứu, thiết kế và đánh giá bộ xử lý RISC-V theo kiến trúc dual-issue superscalar nhằm nâng cao khả năng khai thác song song mức lệnh (Instruction-Level Parallelism – ILP) và tăng thông lượng xử lý. Bộ xử lý được xây dựng theo kiến trúc pipeline, hỗ trợ phát hành đồng thời hai lệnh trong mỗi chu kỳ xung nhịp để cải thiện hiệu quả thực thi. Một trong những thách thức lớn của kiến trúc superscalar là xung đột điều khiển do các lệnh rẽ nhánh gây ra, làm gián đoạn pipeline và ảnh hưởng trực tiếp đến chỉ số số lệnh thực thi trên mỗi chu kỳ (Instructions Per Cycle – IPC). Để khắc phục hạn chế này, khóa luận tích hợp cơ chế Tournament Branch Prediction, kết hợp nhiều bộ dự đoán động nhằm nâng cao độ chính xác của quá trình dự đoán nhánh, từ đó giảm số lần dự đoán sai và hạn chế hiện tượng flush trong pipeline. Sau khi hoàn thiện thiết kế phần cứng, khóa luận tiến hành đánh giá hiệu năng thông qua các chỉ số như IPC và số chu kỳ thực thi trên nhiều nhóm chương trình kiểm thử khác nhau, đồng thời so sánh với bộ xử lý single-issue để phân tích mức độ cải thiện. Kết quả thực nghiệm cho thấy việc kết hợp kiến trúc dual-issue superscalar với cơ chế Tournament Branch Prediction giúp tăng thông lượng xử lý, nâng cao khả năng khai thác tài nguyên phần cứng và giảm tác động của xung đột điều khiển, qua đó cải thiện hiệu năng tổng thể của hệ thống. | RISC-V, RV32IM, Pipeline, Dual-Issue, Tournament Branch Predictor |
| FCE-2026-042 | 2026 | Nghiên cứu, thiết kế bộ tăng tốc mã hoá hậu lượng tử SPHINCS+ cho RISC-V | Ths. Tạ Trí Đức | Trước sự phát triển mạnh mẽ của điện toán lượng tử đe dọa phá vỡ các hệ thống mật mã công khai truyền thống, thuật toán chữ ký số hậu lượng tử SPHINCS+ đã được NIST chuẩn hóa nhờ độ bảo mật cao, nhưng lại gặp rào cản lớn khi triển khai trên các thiết bị IoT do khối lượng tính toán khổng lồ và kích thước chữ ký lớn. Xuất phát từ bối cảnh đó, nghiên cứu này tập trung thiết kế và phát triển một bộ tăng tốc phần cứng mã hóa SPHINCS+ cho kiến trúc RISC-V, được tối ưu hóa về diện tích nhằm giải quyết bài toán giới hạn tài nguyên trên các hệ thống nhúng quy mô nhỏ. Về phương pháp, nghiên cứu tiến hành thiết kế một lõi IP phần cứng độc lập cho bộ tăng tốc SPHINCS+, trong đó lõi xử lý SERV (RISC-V) đóng vai trò là nền tảng để kiểm thử tính khả dụng bằng cách truyền dữ liệu và lệnh kích hoạt bắt đầu thông qua chuẩn bus Wishbone; đồng thời thiết kế áp dụng chiến lược chia sẻ tài nguyên tập trung bằng cách dùng chung một lõi băm SHAKE-256 cho các hệ thống con và nhúng trực tiếp RAM 17KB vào lõi IP để tránh nghẽn băng thông. Kết quả mô phỏng trên ModelSim và kiểm thử thực tế trên FPGA cho thấy hệ thống vận hành hoàn hảo, thực hiện thành công các chức năng Ký và Xác minh với độ chính xác tuyệt đối so với bộ dữ liệu chuẩn (golden test vectors) từ bản tham chiếu C của NIST. Tóm lại, bằng cách giảm tải hoàn toàn khối lượng tính toán mật mã khỏi bộ vi xử lý trung tâm mà vẫn duy trì diện tích mạch cực kỳ nhỏ gọn, nghiên cứu đã chứng minh tính khả thi cao của thiết kế, hứa hẹn trở thành một lõi IP lý tưởng cho các hệ thống trên chip (SoC) bảo mật thế hệ tiếp theo. | Hậu lượng tử, PQC, Cryptographic, Mật mã, SPHINCS+, LSH-DSA, Tăng tốc phần cứng, Hardware accelerator, RISC-V, SERV, Resource sharing architecture, Security, Bảo mật |
| FCE-2026-043 | 2026 | Thiết kế vi điều khiển lõi RISC-V tích hợp mã hóa nhẹ Ascon | Ths. Tạ Trí Đức | Trong bối cảnh mạng lưới Internet Vạn vật (IoT) phát triển mạnh mẽ, nhu cầu bảo mật dữ liệu trên các thiết bị hạn chế tài nguyên ngày càng trở nên cấp thiết, trong khi các thuật toán mã hóa truyền thống thường gây quá tải tính toán và tiêu hao năng lượng lớn, đặc biệt sau khi Viện Tiêu chuẩn và Công nghệ Quốc gia Hoa Kỳ (NIST) chuẩn hóa ASCON làm thuật toán mật mã hạng nhẹ toàn cầu; xuất phát từ thực tế đó, khóa luận đặt mục tiêu thiết kế, tích hợp và kiểm chứng một hệ thống vi điều khiển sử dụng lõi RISC-V (RV32I) tích hợp module tăng tốc phần cứng ASCON-128/128a, đồng thời hoàn thiện luồng thiết kế vật lý từ mô tả RTL đến bản vẽ layout nhằm đánh giá tính khả thi triển khai trên công nghệ CMOS 45nm cho các ứng dụng bảo mật IoT. Về phương pháp, hệ thống được xây dựng trên kiến trúc pipeline 2 tầng, kết nối lõi RISC-V với module ASCON và các ngoại vi thông qua giao thức bus Wishbone, được kiểm thử chức năng bằng testbench UVM tự động hóa bao trùm các kịch bản mã hóa, giải mã, xử lý associated data, padding và phục hồi lỗi FSM, sau đó được tổng hợp và triển khai vật lý (logic synthesis, floorplanning, placement, clock tree synthesis, routing) bằng bộ công cụ Cadence trên thư viện chuẩn GPDK045. Kết quả cho thấy hệ thống hoạt động đúng chức năng với coverage kiểm thử đạt branch 92.85%, toggle 75.06% và FSM transition 83.33%, được tổng hợp thành công trên FPGA Cyclone II, đồng thời thiết kế vật lý trên công nghệ 45nm đạt tần số hoạt động tối đa xấp xỉ 103.638 MHz với slack dương, diện tích 646.755 μm² và công suất tiêu thụ khoảng 14.5 mW, cùng kết quả kiểm tra tương đương logic (LEC), DRC và LVS đều đạt PASS. Từ các kết quả trên, khóa luận đã chứng minh được tính khả thi của việc tích hợp thuật toán mã hóa nhẹ ASCON vào vi xử lý RISC-V dưới dạng hardware accelerator, đồng thời làm chủ phần lớn luồng thiết kế vật lý backend, tạo nền tảng cho các bước hoàn thiện kiểm tra sau layout và tiến tới tapeout vi điều khiển bảo mật thế hệ mới phục vụ thị trường IoT. | RISC-V, ASCON, Physical Design, FPGA, ASIC, Wishbone, CMOS 45nm |
| FCE-2026-044 | 2026 | Thiết kế bộ tăng tốc mã hoá nhẹ cho vi điều khiển RISC-V | ThS. Tạ Trí Đức | Khóa luận tốt nghiệp tập trung nghiên cứu giải pháp bảo mật cho các thiết bị biên Internet Vạn Vật (IoT) công suất thấp trước bối cảnh sự bùng nổ của các cuộc tấn công mạng đòi hỏi tính xác thực dữ liệu cao nhưng các thuật toán truyền thống lại tiêu tốn quá nhiều tài nguyên phần cứng. Trọng tâm của nghiên cứu là thiết kế, hiện thực hóa và đánh giá thực nghiệm một lõi phần cứng tăng tốc mật mã đa năng, đa chế độ dựa trên họ thuật toán hạng nhẹ ASCON – tiêu chuẩn toàn cầu mới được NIST công nhận vào năm 2023. Phương pháp nghiên cứu được triển khai bao gồm việc mô tả phần cứng bằng ngôn ngữ Verilog HDL theo kiến trúc single round-based tối ưu diện tích cho đường dữ liệu 320-bit dùng chung hỗ trợ cả bốn chế độ ASCON-AEAD, HASH, MAC, PRF, xây dựng khối Wishbone Wrapper Slave 32-bit để tích hợp hệ thống qua cơ chế ánh xạ bộ nhớ (MMIO) vào vi xử lý soft-core RISC-V Steel Core, đồng thời phát triển thư viện driver HAL bằng ngôn ngữ C để điều khiển phần phần mềm. Kết quả thực nghiệm cho thấy hệ thống đạt tỷ lệ bao phủ chức năng 100% trên ModelSim và được triển khai nguyên mẫu vật lý thành công trên Kit FPGA Altera DE2 chạy ổn định. Bộ tăng tốc vận hành cực kỳ tinh gọn khi chỉ tiêu tốn 2,876 LUTs, 1,588 thanh ghi, công suất tiêu thụ nhiệt đạt mức thấp 220.86 mW, và ở tần số tối đa thiết kế 134.16 MHz hệ thống chứng minh hiệu năng xử lý vượt trội với thông lượng thực tế cực kỳ cao đạt 1,219.64 Mbps (AEAD), 654.44 Mbps (HASH), 2,617.76 Mbps (MAC) và 2,104.47 Mbps (PRF). Từ những kết quả đạt được, nghiên cứu kết luận rằng bộ tăng tốc ASCON đề xuất là một giải pháp bảo mật phần cứng linh hoạt, tin cậy, đạt điểm cân bằng PPA tối ưu và hoàn toàn khả thi trên các hệ thống nhúng IoT tài nguyên hạn chế hiện nay. | Lightweight Cryptography, ASCON, Hardware Accelerator, RISC-V Processor, Steel Core, Wishbone Bus Interface, Memory-Mapped I/O, System-on-Chip, Round-based Architecture, Authenticated Encryption, Hash Function, Message Authentication Code, Pseudorandom Function, Verilog HDL. |
| FCE-2026-045 | 2026 | Nghiên cứu, thiết kế lõi mã hóa hậu lượng tử Falcon | Th.S Tạ Trí Đức | Máy tính lượng tử đe dọa bảo mật hiện nay, thúc đẩy NIST chuẩn hóa FALCON. Khóa luận thiết kế phần cứng RTL cho mạch ký và xác minh chữ ký FALCON-512, kiểm thử bit-exact, tổng hợp thành công trên FPGA Xilinx Virtex-7, đạt 125 MHz, vượt toàn bộ NIST KAT. | Mật mã hậu lượng tử, FALCON-512, Mật mã dựa trên mạng tinh thể, Chữ ký số |
| FCE-2026-046 | 2026 | Nghiên cứu, thiết kế lõi mã hoá hậu lượng tử CRYSTALS-Kyber | ThS. Tạ Trí Đức | Khoá luận được thực hiện trong bối cảnh sự phát triển nhanh của máy tính lượng tử đe dọa làm phá vỡ các hệ mật mã khóa công khai truyền thống như RSA và ECC, thúc đẩy NIST khởi động chương trình chuẩn hóa mật mã hậu lượng tử và lựa chọn CRYSTALS-Kyber (ML-KEM) làm cơ chế đóng gói khóa chuẩn. Mục tiêu của nghiên cứu là xây dựng và triển khai một lõi IP phần cứng cho thuật toán CRYSTALS-Kyber-512 trên FPGA Artix-7 theo hướng chia sẻ tài nguyên, không sử dụng DSP chuyên dụng, đảm bảo vừa đúng thuật toán theo FIPS 203 vừa khả thi về mặt tài nguyên, timing và công suất. Về phương pháp, nhóm tiến hành khảo cứu đặc tả CRYSTALS-Kyber/ML-KEM-512 và các thành phần tính toán chính (Keccak, NTT/INTT, lấy mẫu Uniform/CBD, nén/giải nén, Encode/Decode), từ đó thiết kế kiến trúc RTL bằng Verilog với các khối chức năng chuyên biệt được điều phối bởi FSM trung tâm và hệ thống FIFO/RAM dùng chung giữa ba pha KeyGen, Encaps và Decaps. Chức năng của lõi được kiểm chứng bằng testbench trong Vivado với bộ vectơ KAT, so sánh bit‑for‑bit giữa đầu ra phần cứng và giá trị tham chiếu, sau đó tổng hợp và triển khai trên FPGA Artix-7 XC7A200TFBG676-3 để thu thập số liệu về LUT, FF, BRAM, tần số hoạt động, độ trễ và công suất ước lượng. Kết quả cho thấy lõi Kyber-512 sử dụng 22.481 LUT, 17.820 FF, 24 BRAM và không dùng DSP, đạt tần số cực đại khoảng 101,55 MHz (đáp ứng ràng buộc 100 MHz) với độ trễ lần lượt 51,94 µs cho KeyGen, 165,40 µs cho Encaps và 32,84 µs cho Decaps, đồng thời tất cả vectơ KAT đều đạt PASS, chứng minh chuỗi xử lý phần cứng hoàn chỉnh và đúng thuật toán. Từ đó, luận văn kết luận rằng kiến trúc IP CRYSTALS-Kyber-512 đề xuất là khả thi trên FPGA tầm trung với ưu điểm chia sẻ tài nguyên và không phụ thuộc DSP, tạo nền tảng cho các hướng phát triển tiếp theo như kiểm thử trực tiếp trên board, mở rộng lên các cấu hình ML-KEM-768/1024, tối ưu thêm NTT/INTT, PMA và Hash Core, cũng như tích hợp vào các hệ thống SoC và ứng dụng bảo mật thực tế. | Post-Quantum Cryptography, CRYSTALS-Kyber, ML-KEM, FPGA, Hardware IP, Verilog, NTT, INTT, Keccak |
| FCE-2026-047 | 2026 | Nghiên cứu và thiết kế IP điều khiển chống ồn chủ động với phản hồi dải hẹp | ThS. Trương Văn Cương | Trong bối cảnh ô nhiễm tiếng ồn ngày càng ảnh hưởng nghiêm trọng đến chất lượng cuộc sống , phương pháp chống ồn chủ động (ANC) phản hồi dải hẹp được đánh giá cao nhờ ưu điểm không cần tín hiệu tham chiếu, giảm độ phức tạp tính toán và ít nhạy với sai lệch đường truyền so với các phương pháp kiểm soát tiếng ồn dải rộng truyền thống. Mục đích chính của đề tài là nghiên cứu và thiết kế một lõi IP chống ồn chủ động chuyên dụng để triệt tiêu tiếng ồn dải hẹp ở tần số thấp , tập trung triển khai kiến trúc này trên nền tảng FPGA nhằm giảm độ trễ và tận dụng khả năng xử lý thời gian thực tối ưu thay vì sử dụng vi xử lý. Về phương pháp thực hiện, hệ thống ứng dụng thuật toán Feedback Least Mean Square (FbLMS) để sinh tín hiệu phản nhiễu , quá trình nghiên cứu được chia thành việc dùng ngôn ngữ Python để mô phỏng phần mềm và dùng Verilog HDL để thiết kế phần cứng với các khối xử lý tín hiệu số như khối tích vô hướng, nhân-cộng dồn (MAC) và bộ nhớ BRAM. Kết quả đạt được cho thấy hệ thống giúp suy giảm tiếng ồn tối thiểu 5 dB đối với nhiễu dải hẹp ở mức 200Hz , bên cạnh đó, các khối phần cứng IP đã hoàn tất quá trình tổng hợp, đảm bảo sự tương thích với phần mềm trong mô phỏng pre-synthesis và đang được tiến hành phân tích tài nguyên post-synthesis. Qua đó, nghiên cứu kết luận rằng thiết kế IP ANC dải hẹp đơn kênh bằng thuần phần cứng có khả năng đảm bảo hiệu năng và đạt hiệu quả triệt nhiễu tương đương mô hình phần mềm , tạo tiền đề để hướng tới việc mở rộng sang mô hình xử lý đa kênh và tối ưu hóa tài nguyên triển khai hoàn chỉnh trên FPGA. | ANC, FbLMS, ANC Feedback, Âm thanh, Chống ồn chủ động, tần số thấp |
| FCE-2026-048 | 2026 | Nghiên cứu, thiết kế và hiện thực IP nhận diện từ khóa tục tĩu trong lớp học | ThS. Trương Văn Cương | Trong bối cảnh nhu cầu giám sát ngôn từ và bảo vệ dữ liệu âm thanh tại môi trường giáo dục, khóa luận nghiên cứu, thiết kế và kiểm chứng một IP nhận diện 20 từ khóa/nhãn tục tĩu tiếng Việt theo bài toán Keyword Spotting trên FPGA. Dữ liệu gồm 2.000 mẫu âm thanh một giây, được chuẩn hóa về PCM signed 16-bit, mono, 16 kHz; Python được sử dụng để xây dựng mô hình tham chiếu, trích xuất MFCC, huấn luyện MLP và lượng tử hóa fixed-point trước khi xuất hệ số sang RTL. Thiết kế hiện thực chuỗi end-to-end PCM-MFCC-Feature Buffer-MLP trên Xilinx Kria KV260, trong đó 98 frame, mỗi frame 13 hệ số MFCC, tạo vector 1.274 phần tử cho MLP 1274-32-20. Kết quả RTL đạt 295/300 mẫu validation và 1.996/2.000 mẫu toàn bộ dataset; trên KV260 đạt 294/300 và 1.995/2.000, không ghi nhận timeout hoặc lỗi truyền dữ liệu. Thiết kế sử dụng 26.053 LUT, 21.879 FF, 74 BRAM và 131 DSP, đạt WNS 0,225 ns tại 100 MHz, Fmax ước lượng 102,3 MHz và công suất on-chip ước lượng 0,595 W. Kết quả cho thấy hệ thống có thể thực hiện nhận diện chính xác từ khóa tiếng Việt theo số học fixed-point trên FPGA và được kiểm chứng từ phần mềm đến RTL và phần cứng. | Nhận diện từ khóa, Keyword Spotting, MFCC, MLP, FPGA, fixed-point, Xilinx Kria KV260 |
| FCE-2026-049 | 2026 | Thiết kế lõi IP tăng tốc mạng nơ-ron tích chập và tích hợp trên nền tảng SoC RISC-V | ThS Trương Văn Cương | Việc triển khai mạng nơ-ron tích chập trên thiết bị biên còn gặp hạn chế về tài nguyên tính toán, công suất và băng thông bộ nhớ. Đề tài tập trung điều chỉnh lõi FireCNN kế thừa và tích hợp thành bộ tăng tốc phần cứng trong hệ thống SoC RISC-V sử dụng Chipyard, phục vụ bài toán phát hiện cháy từ hình ảnh. Phương pháp thực hiện gồm xây dựng wrapper bằng Chisel, tích hợp lõi RTL thông qua BlackBox, thiết kế giao diện MMIO, bộ điều khiển DMA dựa trên TileLink, các bộ đệm dữ liệu và firmware bare-metal để cấu hình, khởi động, giám sát và đọc kết quả suy luận. Hệ thống được kiểm thử ở mức IP, mức tích hợp SoC bằng đồng mô phỏng phần cứng–phần mềm và được triển khai bổ sung trên nền tảng KV260 thông qua giao diện AXI. Kết quả cho thấy hệ thống xử lý một ảnh RGB 128 × 128 trong khoảng 182.588 chu kỳ, tương ứng 11,14 chu kỳ trên mỗi pixel, với overhead phần mềm khoảng 0,02% và độ chính xác 84% trên 200 ảnh kiểm thử. Qua đó, đề tài xây dựng được một quy trình đồng thiết kế phần cứng–phần mềm hoàn chỉnh để tích hợp bộ tăng tốc CNN vào hệ thống SoC phục vụ ứng dụng phát hiện cháy tại thiết bị biên. | FireCNN, hardware accelerator, CNN, convolutional neural network, fire detection, computer vision, image processing, RISC-V, SoC, Chipyard, Rocket Core, TileLink, DMA, MMIO, bare-metal firmware, Verilator, SystemVerilog, Chisel, BlackBox, FPGA, KV260, Vivado, AXI, AXI4-Lite, AXI4-Stream, IP integration, hardware design, hardware-software co-design, system-level validation, logic synthesis, FPGA implementation |
| FCE-2026-050 | 2026 | Thiết kế, chế tạo và đo đạc mạch chỉnh lưu cho mạch Wake-up Receiver và đề xuất thiết kế vật lý dựa trên công nghệ CMOS | PGS. TS. Trịnh Lê Huy | Nghiên cứu ứng dụng giải pháp thu năng lượng sóng vô tuyến vô cùng cấp thiết trong kỷ nguyên Internet vạn vật (IoT) để giải quyết vấn đề tiêu thụ dòng tĩnh ở trạng thái chờ của các thiết bị đầu cuối. Khóa luận hướng đến mục tiêu thiết kế và tối ưu mạch chỉnh lưu đa tầng hoạt động hiệu quả trong vùng công suất thấp quanh băng tần 868 MHz để đạt ngưỡng điện áp ngõ ra đủ kích hoạt khối so sánh/khuếch đại tiết kiệm năng lượng, đồng thời xây dựng quy trình dịch chuyển kiến trúc này sang thiết kế vi mạch tích hợp CMOS. Về mặt phương pháp, nghiên cứu được triển khai qua hai giai đoạn: giai đoạn một thực hiện thiết kế, mô phỏng trên phần mềm ADS và chế tạo thực nghiệm trên board mạch in PCB dùng linh kiện rời kết hợp mạng phối hợp trở kháng Pi C-L-C; giai đoạn hai đề xuất thiết kế vật lý (Physical Design) trên công nghệ vi mạch RF CMOS 90nm (thư viện pdk090), tối ưu kích thước linh kiện (W/L), bố cục layout đối xứng cùng cấu trúc guard ring và chạy kiểm tra kiểm định nghiêm ngặt qua các bước DRC, LVS, trích xuất tham số ký sinh PEX. Kết quả nghiên cứu thực nghiệm trên PCB xác nhận mạch 2 tầng và 4 tầng đạt điện áp đầu ra lớn hơn mục tiêu đề ra là 50 mV và 150 mV tại mức công suất vào -15 dBm và -10 dBm, kích hoạt thành công bộ so sánh TLV3691 ở công suất lần lượt là -24 dBm và -26 dBm; trong khi đó kết quả mô phỏng hậu bố cục (Post-Layout) của vi mạch CMOS 4 tầng cho thấy sự đồng nhất với tiền bố cục (Pre-Layout), đạt điện áp ngõ ra 117.26 mV tại mức công suất -20 dBm. Khóa luận kết luận hệ thống đã chế tạo thành công baseline thực nghiệm PCB đạt mục tiêu kích hoạt khối Wake-up Receiver phía sau, đồng thời hoàn thiện bản vẽ layout vật lý vi mạch CMOS sạch lỗi hình học và nhất quán kết nối, sẵn sàng xuất file GDS II phục vụ cho các bước chế tạo chip trong tương lai. | Mạch chỉnh lưu (Rectifier), Wake-up Receiver (WuR), Thu năng lượng sóng vô tuyến (RF Energy Harvesting), Băng tần 868 MHz, Mạch phối hợp trở kháng (Impedance Matching Network), Thiết kế vật lý (Physical Design), Công nghệ CMOS 90nm, Bản vẽ vi mạch (Layout), Trích xuất tham số ký sinh (PEX). |
| FCE-2026-051 | 2026 | Thiết kế mạch quản lý nguồn cho thiết bị đeo E-Badge | PGS.TS Trịnh Lê Huy | Các thiết bị đeo thông minh và hệ thống Internet vạn vật (IoT) sử dụng pin đòi hỏi giải pháp quản lý nguồn hiệu quả nhằm kéo dài thời gian hoạt động, nâng cao độ ổn định và tối ưu mức tiêu thụ năng lượng. Tuy nhiên, các kiến trúc quản lý nguồn truyền thống thường sử dụng nhiều bộ ổn áp và mạch điều khiển rời rạc, làm tăng số lượng linh kiện, diện tích PCB và hạn chế khả năng điều phối nguồn giữa các khối chức năng. Xuất phát từ yêu cầu đó, khóa luận tập trung nghiên cứu, thiết kế và đánh giá hệ thống quản lý nguồn cho thiết bị đeo E-Badge dựa trên vi mạch GreenPAK SLG46580V. Hệ thống được xây dựng với khối cấp nguồn gồm pin Li-Po, mạch quản lý sạc và mạch phân phối nguồn, kết hợp GreenPAK đóng vai trò bộ quản lý nguồn khả cấu hình để thực hiện phân phối nguồn, điều khiển trình tự cấp nguồn (power sequencing) và hỗ trợ các chế độ tiết kiệm năng lượng. Bên cạnh đó, kiến trúc phần cứng được cải tiến bằng việc sử dụng RAK3172-SIP làm vi điều khiển trung tâm và ESP32-C3 làm module kết nối Wi-Fi. Trong quá trình thực hiện, nhóm đã thiết kế sơ đồ nguyên lý, PCB, cấu hình GreenPAK bằng phần mềm Go Configure, phát triển firmware giao tiếp I2C và tích hợp các khối GPS, cảm biến, LoRaWAN và Wi-Fi trên phần cứng thực tế. Kết quả thực nghiệm cho thấy hệ thống hoạt động ổn định, đáp ứng yêu cầu về quản lý nguồn và các chức năng của thiết bị E-Badge, đồng thời việc tích hợp GreenPAK giúp tập trung các chức năng quản lý nguồn trên một vi mạch duy nhất, giảm số lượng linh kiện, tối ưu diện tích PCB và tăng tính linh hoạt trong điều khiển nguồn. Mặc dù thời lượng pin giảm nhẹ khoảng 3% so với kiến trúc ban đầu, giải pháp đề xuất đã chứng minh tính khả thi của việc ứng dụng GreenPAK trong quản lý nguồn cho các thiết bị IoT công suất thấp và thiết bị đeo thông minh, tạo nền tảng cho việc phát triển các hệ thống có khả năng quản lý năng lượng hiệu quả hơn trong tương lai. | E-Badge, GreenPAK SLG46580V, Power Management, PMIC, LoRaWAN, Wearable Devices, Internet of Things (IoT), Energy Optimization. |
| FCE-2026-052 | 2026 | Nghiên cứu và xây dựng hệ thống giả lập, kiểm thử kiến trúc RISC-V dựa trên phương pháp Co-simulation | TS. Nguyễn Minh Sơn | Việc kiểm chứng hệ thống trên chip (SoC) RISC-V trong giai đoạn thiết kế đóng vai trò quan trọng nhằm bảo đảm tính đúng đắn của phần cứng trước khi triển khai thực tế. Tuy nhiên, các phương pháp kiểm chứng truyền thống như RTL simulation, UVM, FPGA prototype hay các nền tảng emulation công nghiệp đều tồn tại những hạn chế về tốc độ, khả năng tự động hóa hoặc chi phí triển khai, đặc biệt trong môi trường nghiên cứu và đào tạo. Xuất phát từ thực tế đó, khóa luận tập trung nghiên cứu và xây dựng một hệ thống Hardware/Software Co-simulation cho SoC RISC-V 64-bit dựa trên Verilator và QEMU nhằm tạo ra một giải pháp kiểm chứng có chi phí thấp, hỗ trợ thực thi chương trình phần mềm trực tiếp trên mô hình RTL và tự động đối chiếu kết quả với mô hình tham chiếu. Phương pháp nghiên cứu được thực hiện bằng cách kế thừa nền tảng Muntjac SoC, xây dựng môi trường mô phỏng ở mức core complex, thay thế bộ điều khiển DDR bằng mô hình AXI RAM để tương thích với Verilator, đồng thời phát triển cơ chế thu thập dữ liệu thông qua UART snoop và harness C++ để so sánh kết quả thực thi giữa RTL và QEMU. Hệ thống được đánh giá thông qua nhiều chương trình kiểm thử và benchmark, cho thấy các kết quả đầu ra trên RTL hoàn toàn tương đồng với mô hình tham chiếu QEMU, đồng thời rút ngắn thời gian kiểm thử, hỗ trợ tự động hóa quá trình xác minh và tạo điều kiện thuận lợi cho việc phát hiện sai lệch trong quá trình phát triển phần cứng. Kết quả nghiên cứu khẳng định tính khả thi của phương pháp Hardware/Software Co-simulation dựa trên Verilator và QEMU như một giải pháp kiểm chứng hiệu quả, chi phí thấp và phù hợp cho nghiên cứu, giảng dạy cũng như phát triển các hệ thống SoC RISC-V, đồng thời tạo nền tảng để mở rộng sang các kỹ thuật kiểm chứng dựa trên commit trace và lock-step co-simulation trong các nghiên cứu tiếp theo. | SoC, RISC-V, Co-simulation, Verilator, QEMU — FPGA, TileLink, AXI |
| FCE-2026-053 | 2026 | Nghiên cứu thiết kế và triển khai IP AXI4 Bus trên FPGA | Nguyễn Minh Sơn | Sự phát triển của các hệ thống nhúng và kiến trúc System-on-Chip với số lượng ngày càng nhiều bộ xử lý, bộ nhớ, DMA và ngoại vi đặt ra yêu cầu về một hạ tầng kết nối nội bộ có hiệu năng cao, tuân thủ chuẩn và dễ mở rộng; trong đó, AXI4 Interconnect giữ vai trò điều phối các giao dịch giữa nhiều master và nhiều slave. Xuất phát từ yêu cầu này, đề tài tập trung nghiên cứu, thiết kế và triển khai một IP AXI4 Interconnect trên FPGA ở mức RTL, có cấu hình 2 master – 4 slave, nhằm thực hiện chính xác các chức năng tiếp nhận yêu cầu, phân xử truy cập, giải mã địa chỉ, định tuyến giao dịch và trả phản hồi về đúng master nguồn. Phương pháp nghiên cứu gồm khảo sát đặc tả AXI4 và các thiết kế tham khảo, phân tích yêu cầu và bản đồ địa chỉ, xây dựng kiến trúc mô-đun, hiện thực bằng Verilog, tích hợp với CPU RISC-V và DMA, xây dựng các testbench kiểm chứng chức năng trên Vivado XSim, tổng hợp thiết kế và triển khai thử nghiệm trên kit KV260. Kết quả mô phỏng cho thấy các ma trận kiểm thử của hệ thống tích hợp RV32I–AXI–DMA, mẫu truyền AXI4, khối DMA và khối CPU AXI Master lần lượt đạt 11/11, 30/30, 12/12 và 10/10 trường hợp kiểm thử, không ghi nhận lỗi chức năng; thiết kế thực hiện đúng cơ chế bắt tay VALID/READY, truyền burst, xử lý tranh chấp, định tuyến theo địa chỉ và điều phối phản hồi. Kết quả triển khai cũng xác nhận bitstream có thể được nạp và hệ thống có thể thực hiện truy cập MMIO trên FPGA. Qua đó, đề tài đã xây dựng được một mô hình AXI4 Interconnect có cấu trúc rõ ràng, hoạt động ổn định, thuận lợi cho kiểm chứng và tích hợp, đồng thời tạo nền tảng cho các hướng phát triển tiếp theo như mở rộng số lượng cổng kết nối, tối ưu phân xử, nâng cao thông lượng và bổ sung các tính năng nâng cao của AXI4. | AXI4, AXI Interconnect, FPGA, System-on-Chip, RISC-V, DMA, Verilog, thiết kế RTL, phân xử truy cập, kiểm chứng phần cứng |
| FCE-2026-054 | 2026 | Nghiên cứu và thiết kế bộ mô phỏng SoC tích hợp bộ xử lý số thực RISC-V 64 bits | TS. Nguyễn Minh Sơn | Kiến trúc tập lệnh RISC-V (Reduced Instruction Set Computer V) là một kiến trúc phổ biến trong những năm gần đây, được quan tâm rộng rãi cả trong môi trường học thuật và doanh nghiệp. Ra đời vào năm 2010, RISC-V được phát triển với mục tiêu cung cấp một kiến trúc tập lệnh mã nguồn mở, linh hoạt và hiệu suất cao. Đồng thời, sự phát triển nhanh chóng của công nghệ vi mạch dẫn đến việc gia tăng đáng kể độ phức tạp của các hệ thống phần cứng. Các hệ thống trên chip SoC hiện nay thường tích hợp rất nhiều thành phần chức năng như bộ xử lý (core CPU), bộ nhớ, các giao diện ngoại vi (I/O), v.v., trên cùng một chip duy nhất. Tuy nhiên, việc kiểm thử các SoC hiện nay gặp nhiều thách thức lớn. Thứ nhất, giá thành các công cụ EDA thương mại rất cao, điều này gây khó khăn cho việc tiếp cận các công cụ chuyên nghiệp trong môi trường học thuật và các công ty vừa và nhỏ. Thứ hai, các SoC ngày càng trở nên phức tạp do tích hợp nhiều IP (Intellectual Property) như bộ xử lý, bộ nhớ và giao diện ngoại vi, khiến việc xây dựng và duy trì các môi trường kiểm tra phức tạp như UVM (Universal Verification Methodology) trở nên khó khăn hơn rất nhiều. Cuối cùng, yêu cầu về độ chính xác và độ tin cậy của SoC trong các ứng dụng thực tế ngày càng cao, đòi hỏi phải có một hệ thống kiểm thử tự động, hiệu quả để giảm thiểu sai sót do lỗi con người và sớm phát hiện các lỗi trong quá trình phát triển.Nhằm giải quyết những vấn đề trên, đề tài “Nghiên cứu và thiết kế bộ mô phỏng SoC tích hợp bộ xử lý số thực RISC-V 64 bit” tập trung xây dựng một môi trường kiểm thử hoàn chỉnh và tự động. Hệ thống này sử dụng mô hình mô phỏng chức năng tham chiếu (Reference Model) để đối chiếu với mô hình RTL được thiết kế. Việc ứng dụng SystemC để xây dựng mô hình tham chiếu kết hợp cùng các công cụ mô phỏng HDL như Vivado, cho phép tạo ra một môi trường kiểm thử linh hoạt, tự động hóa cao, giúp nhanh chóng phát hiện các lỗi về chức năng và lỗi tương tác trong hệ thống.Qua quá trình nghiên cứu và phát triển hệ thống kiểm thử RISC-V SoC, đề tài không chỉ góp phần nâng cao hiệu quả trong việc xác minh thiết kế mà còn tạo tiền đề quan trọng cho việc phát triển các công cụ EDA mã nguồn mở, phù hợp với môi trường học thuật, nơi mà việc tiếp cận với các phần mềm doanh nghiệp là vô cùng khó khăn bởi sự đắt đỏ của chúng. Hệ thống được xây dựng đã giúp tối ưu hóa quy trình kiểm thử, tiết kiệm đáng kể thời gian và đảm bảo độ chính xác của thiết kế. Nhờ vào khả năng kết hợp giữa kiểm tra phần cứng và phần mềm, hệ thống này mở ra cơ hội để triển khai kiểm thử trên quy mô lớn, hỗ trợ tối đa cho quá trình phát triển và hoàn thiện các hệ thống RISC-V SoC trong tương lai. | SoC, RISC-V, Co-simulation, SystemC, Vivado, AXI, MMU, FPU, UVM. |
| FCE-2026-055 | 2026 | Tối ưu hoá IP phần cứng ASIP cho mạng AlexNet | PGS. TS. Lâm Đức Khải | Nghiên cứu được thực hiện trong bối cảnh sự bùng nổ của trí tuệ nhân tạo và các thuật toán học sâu đòi hỏi năng lực tính toán cực kỳ lớn, trong khi việc triển khai các mạng neuron sâu như AlexNet trên kiến trúc máy tính truyền thống thường gặp trở ngại lớn về hiệu suất năng lượng, tài nguyên phần cứng và độ trễ. Để giải quyết vấn đề này, nghiên cứu tập trung vào mục đích tối ưu hóa và kiểm chứng thiết kế phần cứng ASIP chuyên dụng (gọi là DNN-SIP) dựa trên mô hình cấu trúc Master-Slave ISA nhằm giảm tài nguyên tiêu thụ, triệt tiêu logic thừa, tối ưu hóa sơ đồ phân phối dữ liệu và đẩy mạnh tần số xung nhịp hoạt động. Phương pháp nghiên cứu được nhóm thực hiện bao gồm việc phân rã tập lệnh 212-bit ban đầu thành các slot register độc lập theo tầng pipeline thực thi để cô lập logic điều khiển và giải phóng tài nguyên Flip-Flop; thiết kế lại bộ cộng dồn tuyến tính tuần tự thành cấu trúc cây cộng dồn phân tầng (Adder Tree) song song; áp dụng phương pháp song song hóa mức kênh đầu ra (Output Channel Parallelism - OCP) kết hợp cơ chế phát đồng thời dữ liệu (Broadcast Feature Map) và loại bỏ khối dịch chuyển SPIN phức tạp; đồng thời tiến hành quy trình kiểm thử và xác minh chức năng thông qua mô phỏng trên tập dữ liệu CIFAR-10 bằng phần mềm thông qua python, công cụ AMD Xilinx Vivado và bộ công cụ Cadence (Genus, Xcelium). Kết quả nghiên cứu đạt được rất khả quan khi tối ưu hóa thành công tài nguyên LUT logic; đặc biệt khi tổng hợp vi mạch định hướng ASIC trên thư viện công nghệ 45nm SVT, kiến trúc cải tiến giúp giảm tổng số chu kỳ thực thi xuống 2.44 lần (thời gian xử lý giảm từ 5.14ms xuống còn 2.09ms) và nâng tần số vận hành tối đa tăng xấp xỉ 2.24 lần (từ 125 MHz lên 280 MHz) so với thiết kế tham chiếu ban đầu. Nghiên cứu đi đến kết luận rằng các giải pháp cải tiến đề xuất đã chứng minh tính đúng đắn, mang lại hiệu năng vượt trội và khẳng định tiềm năng ứng dụng thực tiễn lớn trong việc phát triển các bộ tăng tốc phần cứng chuyên dụng cho mạng neuron sâu trong tương lai. | Application Specific Instruction-Set Processor (ASIP), Deep Neural Network - Specific Instruction-set Processor (DNN-SIP), Very Long Instruction Word (VLIW), Output Channel Parallelism (OCP), Broadcast Feature Map |
| FCE-2026-056 | 2026 | Thiết kế vi kiến trúc và hiện thực bộ tăng tốc DNN trên FPGA cho ứng dụng phát hiện và nhận dạng phương tiện | PSG.TS Lâm Đức Khải | Trong bối cảnh nhu cầu triển khai các hệ thống nhận dạng biển số xe tự động thời gian thực ngày càng gia tăng trong lĩnh vực giao thông thông minh và an ninh công cộng, việc phát triển các bộ gia tốc phần cứng có hiệu năng cao và tiêu thụ năng lượng thấp trên nền tảng điện toán biên trở thành một hướng nghiên cứu quan trọng. Đề tài tập trung thiết kế và triển khai một hệ thống tăng tốc phần cứng hoàn chỉnh cho bài toán nhận dạng biển số xe tự động trên nền tảng FPGA Xilinx Virtex-7, hướng tới tối ưu hóa hiệu suất tính toán và đáp ứng yêu cầu xử lý thời gian thực. Nghiên cứu áp dụng phương pháp đồng thiết kế phần cứng – phần mềm, sử dụng mô hình YOLOv5n được huấn luyện trên bộ dữ liệu ALPR-HCM và lượng tử hóa về định dạng INT8, kết hợp với trình biên dịch mô hình tự động sinh tập lệnh điều khiển phần cứng. Bộ gia tốc được xây dựng theo kiến trúc Output-Stationary với mảng tính toán W×M×N = 8×24×8, tích hợp kỹ thuật SIMD-2 trên các khối DSP, đồng thời sử dụng giao tiếp PCIe thông qua IP XDMA và bộ điều khiển bộ nhớ MIG7 để tối ưu truyền dữ liệu giữa máy chủ và FPGA. Kết quả thực nghiệm cho thấy mô hình đạt độ chính xác mAP 95,6%, hệ thống được triển khai thành công trên FPGA Xilinx Virtex-7 và hoạt động ổn định ở tần số 200 MHz, đạt độ trễ xử lý phần cứng trung bình 20,2 ms mỗi khung hình và tốc độ xử lý toàn hệ thống 31 FPS. Các kết quả đạt được khẳng định tính khả thi của kiến trúc đề xuất trong việc hiện thực hóa hệ thống nhận dạng biển số xe tự động thời gian thực trên FPGA, đồng thời cung cấp một nền tảng có khả năng mở rộng cho các ứng dụng điện toán biên trong lĩnh vực thị giác máy tính. | Nhận dạng biển số xe tự động, FPGA, YOLOv5n, Bộ gia tốc phần cứng, Xilinx Virtex-7, Output-Stationary, Điện toán biên, PCIe, Lượng tử hóa INT8, Thị giác máy tính. |
| FCE-2026-057 | 2026 | Nhận biết trạng thái buồn ngủ của tài xế thông qua đặc trưng khuôn mặt | TS. Đoàn Duy | Tình trạng buồn ngủ khi lái xe là một nguyên nhân quan trọng gây tai nạn giao thông, tạo ra nhu cầu về các hệ thống cảnh báo sớm có khả năng thích ứng với từng tài xế và hoạt động trên phần cứng nhúng. Khóa luận đề xuất một hệ thống phát hiện buồn ngủ không xâm lấn, chạy độc lập trên bộ xử lý trung tâm của Raspberry Pi 5 và theo dõi đồng thời trạng thái mắt và hành vi miệng. Đối với mắt, hệ thống sử dụng tỷ lệ khung hình mắt kết hợp cơ chế cập nhật ngưỡng theo phân vị trên cửa sổ trượt 30 giây để xác định mức mắt mở và nhắm phù hợp với từng cá nhân. Đối với miệng, tỷ lệ khung miệng được giám sát theo cơ chế hướng sự kiện; mạng tích chập theo thời gian chỉ thực hiện suy luận khi phát hiện một phân đoạn há miệng rõ rệt nhằm giảm chi phí tính toán và phân loại hành vi ngáp. Kết quả của hai bộ phân loại được dung hợp để phát hiện tình trạng nhắm mắt kéo dài và theo dõi tần suất ngáp trong 15 phút. Hệ thống cũng được tích hợp thử nghiệm với kiến trúc phương tiện định nghĩa bằng phần mềm thông qua nền tảng Playground digital.auto và bộ tín hiệu chuẩn COVESA VSS. Kết quả thực nghiệm cho thấy hệ thống duy trì 30 khung hình mỗi giây trên Raspberry Pi 5, độ trễ suy luận của mạng tích chập theo thời gian đạt 7,2 mili giây, độ chính xác phân loại ba trạng thái miệng đạt 97% và chỉ số trung bình điều hòa trong phân loại trạng thái mắt đạt 95,79%. Các kết quả này cho thấy hệ thống có khả năng triển khai trong các giải pháp hỗ trợ lái xe. | Phát hiện buồn ngủ, Tài xế buồn ngủ, Hệ thống nhúng, Tỷ lệ khung hình mắt (EAR), Tỷ lệ khung hình miệng (MAR), Mạng tích chập thời gian (TCN), Xử lý hướng sự kiện, Hiệu chỉnh ngưỡng động, Software-Defined Vehicle (SDV). |
| FCE-2026-058 | 2026 | Thiết kế hệ thống ứng dụng trí tuệ nhân tạo để phát hiện trẻ em trong xe ô tô | TS.Đoàn Duy | Nguy cơ tử vong do trẻ em bị bỏ quên bên trong các phương tiện giao thông đặt ra yêu cầu cấp thiết về những hệ thống phát hiện trẻ em đáng tin cậy, có độ trễ thấp và khả năng cảnh báo sớm. Nghiên cứu này đề xuất một giải pháp phát hiện trẻ em hiệu năng cao sử dụng kiến trúc mạng siêu nhẹ You Only Look Once phiên bản nano (YOLO26n). Quy trình thực hiện tuân thủ phương pháp đánh giá nhiều giai đoạn: ban đầu, các kiến trúc mô hình khác nhau được thử nghiệm và so sánh hiệu năng trên môi trường máy chủ để lựa chọn ra mô hình tối ưu; sau đó, mô hình được lựa chọn sẽ được lượng tử hóa sang định dạng INT8, đạt các chỉ số hiệu năng lần lượt là 95.8% Precision, 91.5% Recall và 97.7% mAP@50. Tiếp theo, mô hình được triển khai trên các thiết bị phần cứng biên để đánh giá khả năng vận hành thực tế, trong đó tiến hành so sánh giữa cấu hình sử dụng độc lập bo mạch Raspberry Pi 5 và cấu hình được tăng tốc bởi bộ xử lý thần kinh Hailo-8 (NPU). Kết quả đánh giá phần cứng cho thấy hệ thống sử dụng bộ tăng tốc NPU đạt hiệu năng vượt trội với tốc độ xử lý 68.9 FPS và độ trễ chỉ 9.72 ms, đồng thời vẫn duy trì độ chính xác nhận diện cao. Bên cạnh đó, kiến trúc này tối ưu tài nguyên hệ thống khi chỉ tiêu thụ khoảng 100 MB RAM và giảm đáng kể hiện tượng suy giảm hiệu năng do quá nhiệt. Nhờ đó, bộ vi xử lý trung tâm được giải phóng đáng kể tài nguyên tính toán để phục vụ các tác vụ khác trên xe. Tính ứng dụng của hệ thống tiếp tục được kiểm chứng trong môi trường mô phỏng Xe định nghĩa bằng phần mềm (SDV) trên nền tảng digital.auto. Bằng cách tích hợp kết quả đầu ra của mô hình thị giác máy tính với Đặc tả tín hiệu xe (VSS), nghiên cứu đã chứng minh khả năng hiện thực hóa linh hoạt các biện pháp can thiệp an toàn chủ động cũng như các dịch vụ tiện ích cá nhân hóa. Cuối cùng, hướng tiếp cận này đã kết nối thành công công nghệ trí tuệ nhân tạo (AI) biên hiệu năng cao với môi trường mô phỏng cấu trúc ô tô hiện đại, mang lại một mô hình chứng minh khái niệm có tính khả thi cao cho hệ sinh thái xe thông minh. | YOLO, Raspberry Pi 5, Hailo-8, TensorFlow Lite (TFLite). |
| FCE-2026-059 | 2026 | Xây dựng hệ thống phát hiện hành vi hút thuốc của tài xế trong xe sử dụng xử lý ảnh nhiệt | TS. Đoàn Duy | Hút thuốc khi lái xe là một trong những nguyên nhân gây mất tập trung, làm gia tăng nguy cơ tai nạn giao thông, đồng thời ảnh hưởng đến sức khỏe của người ngồi trong xe. Tuy nhiên, các phương pháp phát hiện hiện nay chủ yếu dựa trên camera RGB hoặc cảm biến đeo, còn tồn tại nhiều hạn chế như phụ thuộc điều kiện chiếu sáng, xâm phạm quyền riêng tư, yêu cầu phần cứng có hiệu năng cao hoặc gây bất tiện trong quá trình sử dụng. Xuất phát từ thực tế đó, khóa luận tập trung nghiên cứu và xây dựng một hệ thống phát hiện hành vi hút thuốc của tài xế dựa trên camera hồng ngoại nhiệt nhằm đảm bảo khả năng hoạt động trong mọi điều kiện ánh sáng, bảo vệ quyền riêng tư và có thể triển khai trên thiết bị nhúng chi phí thấp. Hệ thống được phát triển dựa trên các thuật toán xử lý ảnh nhiệt kết hợp các bộ lọc, phương pháp phân ngưỡng thích nghi, nhận diện đầu người, phát hiện đầu thuốc lá và mô hình ra quyết định dựa trên các đặc trưng không gian, nhiệt độ và thời gian được xây dựng từ việc phân tích hành vi hút thuốc của tài xế. Kết quả thực nghiệm trong môi trường cabin xe thực tế cho thấy hệ thống đạt khả năng phát hiện hành vi hút thuốc với độ chính xác 85%, duy trì hiệu suất ổn định trong cả điều kiện ban ngày lẫn ban đêm, đồng thời hạn chế báo động giả. Bên cạnh đó, toàn bộ quy trình xử lý được thực hiện hoàn toàn trên CPU của thiết bị nhúng mà không cần GPU, cho thấy tính khả thi trong việc tích hợp vào các hệ thống hỗ trợ lái xe tiên tiến nhằm góp phần nâng cao an toàn giao thông và bảo vệ quyền riêng tư của người sử dụng. | Phát hiện hút thuốc, Ảnh nhiệt, Camera hồng ngoại, Xử lý ảnh, Raspberry Pi, Hệ thống nhúng. |
| FCE-2026-060 | 2026 | Hệ thống nhận dạng tiếng khóc trẻ em trên xe ô tô sử dụng kỹ thuật học sâu | TS. Đoàn Duy | Các vụ việc trẻ nhỏ bị bỏ quên trong xe hơi cùng những hạn chế của các hệ thống giám sát dựa trên thị giác, chẳng hạn như hiện tượng che khuất, điểm mù và suy giảm hiệu suất trong điều kiện ánh sáng yếu, đã thúc đẩy nhu cầu phát triển các giải pháp giám sát âm thanh nhằm nâng cao an toàn trong khoang xe. Bên cạnh đó, việc theo dõi trạng thái của trẻ em trong quá trình xe vận hành có ý nghĩa quan trọng trong việc giảm sự phân tâm của người lái và hỗ trợ các phản ứng can thiệp kịp thời. Khóa luận này đề xuất một hệ thống nhận diện tiếng khóc trẻ sơ sinh hướng tới ứng dụng trong môi trường xe hơi. Hệ thống sử dụng đặc trưng Mel-Frequency Cepstral Coefficients kết hợp với mô hình học sâu Self-defined ResNet được thiết kế theo hướng gọn nhẹ nhằm đáp ứng yêu cầu triển khai trên các thiết bị biên có tài nguyên hạn chế. Để tối ưu hiệu năng thực thi, mô hình được lượng tử hóa INT8 bằng phương pháp Post-Training Quantization và chuyển đổi sang định dạng TensorFlow Lite. Hiệu năng của hệ thống được đánh giá trên ba nền tảng gồm máy chủ, Raspberry Pi 5 và Raspberry Pi 5 tích hợp bộ tăng tốc AI Hailo-8. Kết quả thực nghiệm cho thấy mô hình đạt độ chính xác khoảng 95%, trong khi phiên bản triển khai trên Raspberry Pi 5 chỉ yêu cầu 93.41 KB bộ nhớ lưu trữ mô hình, mức sử dụng RAM tối thiểu 15.8 KB và thời gian suy luận đạt 0.049 ms. Kết quả cũng cho thấy đối với kiến trúc mạng gọn nhẹ được đề xuất, Raspberry Pi 5 hoạt động độc lập mang lại hiệu quả tốt hơn so với cấu hình sử dụng Hailo-8 do chi phí truyền dữ liệu giữa CPU và bộ tăng tốc lớn hơn thời gian tính toán thực tế của mô hình. Khi phát hiện tiếng khóc, hệ thống có khả năng kích hoạt các chức năng hỗ trợ người lái như hiển thị cảnh báo trên giao diện HMI hoặc thực hiện các hành động an toàn như kích hoạt còi xe và mở cửa xe trong các tình huống cần thiết. Để đánh giá khả năng tích hợp trong kiến trúc xe định nghĩa bằng phần mềm (Software-Defined Vehicle), hệ thống được triển khai và kiểm chứng trên nền tảng digital auto thông qua cơ chế giao tiếp Vehicle Signal Specification. Kết quả mô phỏng xác nhận khả năng tích hợp giữa mô hình nhận diện tiếng khóc, tín hiệu phương tiện và các phản hồi HMI hướng sự kiện, cho thấy tiềm năng ứng dụng của giải pháp trong các hệ thống hỗ trợ an toàn trẻ em trên xe hơi. | MFCC, Raspberry Pi 5, Hailo-8, ResNet, TensorFlow Lite |
| FCE-2026-061 | 2026 | Hiện thực và phát triển bàn cờ điện tử nhận diện quân cờ sử dụng ma trận cảm biến Hall, đề xuất tích hợp IC Programmable Mixed-Signal GreenPak | Trịnh Lê Huy | Khóa luận được thực hiện trong bối cảnh nhu cầu số hóa các hoạt động cờ vua ngày càng gia tăng nhằm nâng cao hiệu quả ghi nhận, lưu trữ và phân tích dữ liệu, trong khi các phương pháp truyền thống như ghi chép thủ công hoặc xử lý hình ảnh bằng camera vẫn còn nhiều hạn chế về độ chính xác, tốc độ và khả năng tích hợp với các nền tảng số. Đề tài tập trung nghiên cứu, thiết kế và hiện thực một hệ thống bàn cờ vua điện tử có khả năng tự động nhận diện trạng thái quân cờ, xác định nước đi và đồng bộ dữ liệu với website phục vụ lưu trữ, hiển thị và phân tích ván đấu. Hệ thống được xây dựng dựa trên ma trận cảm biến Hall-effect kết hợp nam châm gắn trong quân cờ, sử dụng vi điều khiển ESP32-S3 để thu thập và xử lý dữ liệu, phát triển thuật toán xác định nước đi theo luật cờ vua, xây dựng website quản lý ván đấu và đề xuất giải pháp cải tiến phần cứng bằng IC Programmable Mixed-Signal GreenPAK nhằm tối ưu tốc độ quét cảm biến. Kết quả thực nghiệm cho thấy hệ thống có khả năng nhận diện ổn định trạng thái của 64 ô cờ, xác định chính xác các nước đi hợp lệ bao gồm các trường hợp đặc biệt như ăn quân, nhập thành và phong cấp, đồng thời đồng bộ dữ liệu lên website để lưu trữ dưới định dạng PGN và hỗ trợ xem lại, phân tích ván đấu; giải pháp GreenPAK cũng cho thấy tiềm năng cải thiện hiệu năng quét cảm biến và giảm tải cho vi điều khiển. Kết quả nghiên cứu khẳng định tính khả thi của giải pháp bàn cờ điện tử sử dụng cảm biến Hall trong việc xây dựng một hệ thống có chi phí hợp lý, độ tin cậy cao và khả năng mở rộng, tạo nền tảng cho các hướng phát triển tiếp theo như tối ưu phần cứng, nâng cao khả năng nhận diện và tích hợp các tính năng thông minh phục vụ thi đấu và đào tạo cờ vua | Bàn cờ vua điện tử, cảm biến Hall-effect, ESP32-S3, nhận diện nước đi, đồng bộ dữ liệu, website quản lý ván cờ, định dạng PGN, GreenPAK, hệ thống nhúng, Internet of Things (IoT). |
| FCE-2026-062 | 2026 | Ứng dụng IoT, AI trong giám sát và điều khiển lớp học | ThS. Phạm Minh Quân | Trong bối cảnh chuyển đổi số mạnh mẽ trong giáo dục, lớp học truyền thống vẫn tồn tại nhiều hạn chế như việc bật/tắt đèn quạt thủ công gây lãng phí điện năng, điểm danh bằng cách gọi tên hoặc ký giấy tốn thời gian và dễ phát sinh điểm danh hộ, cùng với công tác giám sát an toàn cháy nổ hầu như chưa được tự động hóa; xuất phát từ thực tế đó, đề tài nghiên cứu, thiết kế và hiện thực một hệ thống lớp học thông minh tích hợp đồng thời ba nhóm chức năng cốt lõi trên một nền tảng thống nhất, chi phí hợp lý và làm chủ được cả mã nguồn lẫn dữ liệu, gồm: thu thập dữ liệu môi trường và tự động điều khiển thiết bị, giám sát và cảnh báo an toàn cháy nổ theo thời gian thực, và điểm danh tự động bằng nhận diện khuôn mặt. Về phương pháp, đề tài kết hợp nghiên cứu lý thuyết với phát triển thực nghiệm theo kiến trúc nhiều lớp: mỗi phòng học sử dụng bộ KIT vi điều khiển ESP32 đọc các cảm biến ánh sáng, nhiệt độ, độ ẩm, khói và điều khiển đèn, quạt, còi báo động; tác vụ AI được xử lý tại biên trên máy tính nhúng NVIDIA Jetson Nano bằng mô hình SCRFD và ArcFace (InsightFace) trích xuất vector đặc trưng 512 chiều kết hợp tìm kiếm tương đồng FAISS và bỏ phiếu k-láng giềng; hệ thống máy chủ được viết bằng Go (Gin) với hai server HTTP API và WebSocket tách biệt, message broker RabbitMQ, cơ sở dữ liệu PostgreSQL, xác thực JWT kết hợp mã hóa mật khẩu bcrypt và phân quyền theo ba vai trò, toàn bộ được container hóa bằng Docker Compose. Kết quả thực nghiệm trên mô hình demo cho thấy các chức năng cốt lõi đều vận hành đúng thiết kế: dữ liệu cảm biến và cảnh báo được đẩy tới giao diện web theo thời gian thực với độ trễ thấp, ngưỡng cảnh báo cháy nổ được tự hiệu chỉnh theo dữ liệu thực đo (quy tắc μ + K·σ), và module nhận diện khuôn mặt đạt độ chính xác 74,19% theo phương pháp đánh giá Leave-One-Out trên tập 21 sinh viên với thư viện 870 vector đặc trưng. Kết luận, đề tài đã chứng minh tính khả thi và hiệu quả của một nền tảng lớp học thông minh tích hợp IoT và AI với chi phí hợp lý, có khả năng làm chủ mã nguồn và mở rộng, đáp ứng đầy đủ các mục tiêu đặt ra ban đầu. | Lớp học thông minh, Internet vạn vật (IoT), Trí tuệ nhân tạo (AI), Nhận diện khuôn mặt, Điểm danh tự động, ESP32, NVIDIA Jetson Nano, Cảnh báo cháy nổ, Giám sát môi trường, Kiến trúc nhiều lớp, WebSocket, RabbitMQ, PostgreSQL, Docker |
| FCE-2026-063 | 2026 | Thiết kế bộ tăng tốc xâu chuỗi cho căn chỉnh trình tự gen | ThS.Nguyễn Thành Nhân, KS.Trần Đại Dương | Khóa luận trình bày thiết kế bộ tăng tốc phần cứng cho quá trình xâu chuỗi điểm neo trong bài toán căn chỉnh trình tự gen. Trong các công cụ tin sinh học hiện đại, hướng tiếp cận dựa trên điểm neo giúp giảm không gian tìm kiếm bằng cách sử dụng giải thuật Co-linear Chaining để liên kết các đoạn khớp có thứ tự phù hợp. Tuy nhiên, khi số lượng điểm neo lớn, bước xâu chuỗi vẫn có thể trở thành điểm nghẽn do cần xét quan hệ giữa nhiều cặp điểm neo để tìm chi phí liên kết tối ưu. Dựa trên mô hình chi phí của phần mềm, khóa luận xây dựng một lõi IP phần cứng chuyên dụng nhằm khai thác tính song song của bài toán và cải thiện thời gian thực thi so với xử lý tuần tự bằng phần mềm. Thiết kế kết hợp mảng phần tử xử lý song song với hệ thống bộ nhớ đệm để tối ưu luồng dữ liệu. Lõi tăng tốc được tích hợp vào hệ thống SoC, trong đó CPU đảm nhiệm cấu hình, khởi động và giám sát, còn IP thực hiện phần tính toán chính. Quá trình xác minh được thực hiện từ mức module đến toàn hệ thống, sử dụng dữ liệu điểm neo sinh từ ChainX làm tham chiếu. Kết quả đầu ra là chi phí tại điểm neo cuối, tương ứng với khoảng cách chỉnh sửa giữa hai trình tự. Thực nghiệm trên FPGA với 614 trường hợp kiểm thử cho thấy toàn bộ kết quả khớp với phần mềm tham chiếu, đạt mức tăng tốc trung bình theo số chu kỳ khoảng 133 lần so với phần mềm chạy trên một bộ vi xử lý. | Căn chỉnh trình tự, Xâu chuỗi đồng tuyến tính, Bộ tăng tốc phần cứng, Mảng Systolic, FPGA |
| FCE-2026-064 | 2026 | Thiết kế bộ vi xử lý siêu vô hướng dựa trên kiến trúc tập lệnh RISC-V RV32IMF | Ths. Thân Thế Tùng, KS. Trần Đại Dương | Trong bối cảnh công nghệ vi xử lý phát triển đòi hỏi nâng cao hiệu suất tính toán nhưng vẫn tối ưu hóa độ phức tạp phần cứng, nghiên cứu nhận thấy các thiết kế RISC-V hiện hành còn vướng phải một số điểm nghẽn như tần số hoạt động thấp, thiếu hụt bộ tính toán nhân/chia, xử lý số thực chưa chính xác hoặc chưa được triển khai trên nền tảng phần cứng thực tế. Nhằm khắc phục những hạn chế này, nghiên cứu tập trung vào mục tiêu tìm hiểu, thiết kế và hiện thực hóa thành công một lõi bộ vi xử lý siêu vô hướng (Superscalar) phát hành lệnh kép hiệu năng cao dựa trên kiến trúc tập lệnh mã nguồn mở RISC-V RV32IMF trên bo mạch phần cứng FPGA. Để thực hiện mục tiêu đó, nhóm nghiên cứu áp dụng phương pháp thiết kế vi xử lý theo vi kiến trúc đường ống gồm 2 pipeline 6 tầng cho phép thực thi song song tối đa 2 lệnh cùng lúc, đồng thời phát triển và tích hợp đồng bộ các module bổ trợ bao gồm bộ nhớ đệm (Cache) 4-Way Set Associative, đơn vị quản lý bộ nhớ (MMU) hỗ trợ phân trang bộ nhớ ảo Sv32, khối dự đoán rẽ nhánh (BPU) dựa trên thuật toán bộ đếm bão hòa 2-bit, bộ nhân Booth Radix-8 và bộ chia SRT Radix-4. Để xác minh thiết kế, nghiên cứu xây dựng môi trường kiểm thử (testbench) toàn diện trên phần mềm ModelSim thông qua cả hai phương pháp xác minh trực tiếp theo kịch bản và xác minh ngẫu nhiên với 1000 testcase, sau đó tiến hành tổng hợp và triển khai thực tế trên FPGA. Kết quả đạt được cho thấy bộ vi xử lý Superscalar RISC-V RV32IMF cùng các thành phần hỗ trợ đã được thiết kế thành công, vượt qua toàn bộ các kịch bản kiểm thử với trạng thái chính xác 100%, tiêu thụ tài nguyên phần cứng ở mức an toàn tối ưu (37% LUT và 16% FF) và đạt tần số hoạt động tối đa thực tế là 87.47 MHz. Khóa luận đi đến kết luận đã hoàn thành toàn diện các mục tiêu đề ra ban đầu, chứng minh được tính khả thi và độ tin cậy cao của kiến trúc, đồng thời mở ra các hướng cải tiến trong tương lai như tối ưu đường dữ liệu để nâng cao tần số, mở rộng khả năng phát hành nhiều hơn 2 lệnh hoặc tích hợp thêm các tập lệnh mở rộng khác như Atomic (A), Compressed (C) và Vector (V). | RISC-V, RV32IMF, Superscalar, Cache, MMU |
| FCE-2026-065 | 2026 | thiết kế bộ tăng tốc xử lý ma trận thưa dựa trên các định dạng CSR và CSC | ThS. Thân Thế Tùng, KS. Trần Đại Dương | Trong kỷ nguyên tính toán hiệu năng cao và trí tuệ nhân tạo, các phép toán nhân ma trận thưa (SpMV, SpMM) đóng vai trò nền tảng trong học sâu, xử lý đồ thị và mô phỏng khoa học. Tuy nhiên, dữ liệu thực tế thường có độ thưa rất cao (trên 90%), khiến các phương pháp xử lý truyền thống lãng phí bộ nhớ, nghẽn băng thông và giảm hiệu năng do phải tính toán cả trên các phần tử bằng không. Khóa luận đề xuất thiết kế hệ thống tăng tốc phần cứng chuyên biệt trên FPGA, sử dụng định dạng nén CSR/CSC để xây dựng hai lõi tính toán SpMV và SpMM có khả năng bỏ qua hoàn toàn số 0, chỉ thực hiện phép nhân-cộng (MAC) trên phần tử có nghĩa. Hệ thống áp dụng kiến trúc Controller - Datapath kết hợp cơ chế cửa sổ trượt (sliding window) 16 phần tử, cho phép xử lý ma trận lớn vượt dung lượng RAM nội bộ mà vẫn tiết kiệm tài nguyên. Thiết kế tích hợp vào hệ thống SoC qua Qsys, dùng vi xử lý Nios II điều phối qua bus Avalon MM, được mô phỏng trên ModelSim và kiểm chứng thực tế trên kit DE2-115 với ma trận tối đa 32×32, kiểu dữ liệu 32-bit. Kết quả thực nghiệm cho thấy hệ thống hoạt động đúng và ổn định, khớp hoàn toàn với mô hình tham chiếu bằng C và Python. Khóa luận cung cấp giải pháp phần cứng khả thi, tiết kiệm tài nguyên cho tính toán ma trận thưa, đồng thời là tiền đề cho các nghiên cứu về mạng nơ-ron tích chập thưa hoặc bài toán đồ thị quy mô lớn trên thiết bị nhúng thông minh trong tương lai. | Sparse Matrix, CSR, CSC, Sliding Window, Accelerator |
| FCE-2026-066 | 2026 | Thiết kế bộ điều khiển đồng bộ cache cho các hệ thống 2 lõi dựa trên kiến trúc tập lệnh RISC-V RV32IA | ThS. Thân Thế Tùng, KS. Trần Đại Dương | Nội dung chính của khóa luận tập trung vào việc thiết kế và hiện thực hóa hệ thống vi xử lý lõi kép dựa trên kiến trúc tập lệnh RISC-V RV32IA. Thiết kế được xây dựng với vi kiến trúc pipeline 6 tầng, tích hợp bộ dự đoán rẽ nhánh động và cơ chế xử lý xung đột nhằm nâng cao hiệu quả thực thi lệnh. Về tổ chức bộ nhớ, hệ thống sử dụng phân cấp bộ nhớ đệm theo cấu trúc 4-Way Set Associative, bao gồm L1 I/D-Cache 16-Set hoạt động độc lập trên từng lõi và L2 Cache 64-Set chia sẻ chung giữa hai lõi. Các thành phần bộ nhớ được kết nối thông qua chuẩn bus AXI4 Full, giúp chuẩn hóa quá trình truyền nhận dữ liệu và hỗ trợ tích hợp hệ thống ở mức phần cứng. Khóa luận tập trung xây dựng và cấu hình kiến trúc bộ nhớ đệm cho cấu trúc đa lõi với giải thuật thay thế PLRUt 3-bit, chính sách Write-back và Read/Write Allocate. Trên nền tảng đó, bộ điều khiển đồng bộ cache được triển khai tại tầng L1 D-Cache bằng giao thức MOESI Snoopy, cho phép theo dõi và chuyển đổi dữ liệu qua năm trạng thái Modified, Owned, Exclusive, Shared và Invalid nhằm đảm bảo tính nhất quán khi hai lõi cùng truy cập vùng nhớ chia sẻ. Đồng thời, thiết kế tích hợp bộ hỗ trợ phần cứng cho tập lệnh Atomic thuộc chuẩn RV32A; trong đó các lệnh AMO được xử lý bởi khối AMO ALU theo chu trình đọc–sửa–ghi, còn lệnh LR/SC được kiểm soát trực tiếp bởi D-Cache Controller thông qua cơ chế reservation, giúp duy trì toàn vẹn dữ liệu trong các tình huống truy cập đồng thời. Sau khi hoàn thiện thiết kế phần cứng ở mức RTL bằng ngôn ngữ Verilog HDL, một môi trường kiểm thử và đồng xác minh (co-verification) đã được xây dựng nhằm đánh giá toàn diện chức năng từ mức khối đến toàn hệ thống. Kết quả mô phỏng cho thấy thiết kế hoạt động chính xác theo đúng các kịch bản kiểm thử thiết lập. Đồng thời, hệ thống đã được tổng hợp (synthesis) thành công trên nền tảng AMD/Xilinx Vivado, chứng minh tính ổn định ở mức logic và triển khai thực nghiệm trên kit Virtex-7 VC707. | Coherence, MOESI, RISC-V, Dual-Core, AXI |
| FCE-2026-067 | 2026 | Thiết kế vi xử lý Out-of-Order dựa trên kiến trúc tập lệnh RISC-V RV32IM | ThS Thân Thế Tùng, KS Trần Đại Dương | Trong bối cảnh nhu cầu về các bộ vi xử lý hiệu năng cao ngày càng gia tăng nhằm đáp ứng yêu cầu xử lý dữ liệu và khai thác song song mức lệnh, khóa luận tập trung nghiên cứu, thiết kế và hiện thực lõi vi xử lý Out-of-Order dựa trên kiến trúc tập lệnh RISC-V RV32IM, tích hợp bộ dự đoán nhánh, hệ thống MMU, Cache và giao tiếp AXI4 nhằm nâng cao hiệu năng xử lý. Nghiên cứu được thực hiện thông qua việc thiết kế vi kiến trúc phần cứng bằng RTL, đồng thời phát triển môi trường kiểm thử hardware-software co-simulation sử dụng Spike làm mô hình tham chiếu để đánh giá tính đúng đắn, hiệu năng và mức sử dụng tài nguyên phần cứng của thiết kế. Kết quả nghiên cứu cho thấy bộ vi xử lý hỗ trợ tập lệnh RV32IM, hoạt động ổn định ở tần số 100 MHz, đạt kết quả tốt trên bộ benchmark Embench-IoT, được hiện thực thành công trên FPGA Xilinx Virtex-7 với mức sử dụng 65.019 LUT, 56.870 Flip-Flop và 40 BRAM. Trong tương lai, thiết kế có thể tiếp tục được phát triển theo hướng mở rộng băng thông Fetch và Decode/Rename, cải tiến bộ dự đoán nhánh, bổ sung cơ chế exception/interrupt, tối ưu hệ thống LSU/D-Cache và tăng cường kiểm thử tự động nhằm nâng cao hiệu năng, độ tin cậy và khả năng mở rộng của bộ xử lý. | microprocessor, out-of-order execution, cache, memory management unit, branch prediction unit |
| FCE-2026-068 | 2026 | Thiết kế bộ vi xử lý dựa trên kiến trúc tập lệnh RISC-V RV32I và mở rộng ma trận số nguyên | ThS. Thân Thế Tùng, KS. Trần Đại Dương | Trong bối cảnh nhu cầu tăng tốc phần cứng cho các ứng dụng trí tuệ nhân tạo và xử lý tín hiệu số ngày càng gia tăng, kiến trúc tập lệnh mở RISC-V đã trở thành nền tảng phù hợp để phát triển các bộ vi xử lý tùy biến tích hợp khả năng xử lý ma trận; khóa luận này tập trung vào việc thiết kế, hiện thực hóa và kiểm chứng một bộ vi xử lý dựa trên tập lệnh cơ sở RV32I với cấu trúc pipeline 5 tầng, được tích hợp thêm một đơn vị đồng xử lý mở rộng ma trận số nguyên gồm bốn khối chuyên biệt (khối nhân ma trận theo ô, khối xử lý phần tử song song, khối chuyển đổi tuần tự ô ma trận và khối điều khiển nạp/lưu) có khả năng xử lý các khối ma trận kích thước tối đa 8×8 phần tử; về phương pháp, toàn bộ thiết kế được kết nối vào hệ thống SoC thông qua giao diện Avalon Memory-Mapped để nhúng vào nền tảng Qsys và điều khiển bởi vi xử lý Nios II, đồng thời được kiểm chứng độc lập bằng testbench Verilog/SystemVerilog theo phương pháp kiểm thử ngẫu nhiên có ràng buộc với hơn 1.000 kịch bản mô phỏng trên ModelSim 10.1d ở độ chính xác mức bit, trước khi được tổng hợp và triển khai thực tế trên kit FPGA DE0-Nano (Cyclone IV EP4CE22F17C6) bằng Quartus II 13.0sp1; kết quả cho thấy thiết kế đạt mức sử dụng tài nguyên logic 68%, tần số hoạt động tối đa 67,82 MHz, và hoạt động chính xác khi được kiểm thử thực tế bằng chương trình điều khiển viết bằng ngôn ngữ C; từ đó, nghiên cứu khẳng định tính khả thi của việc tích hợp bộ đồng xử lý ma trận trên nền tảng FPGA tầm trung, đồng thời tạo tiền đề cho các nghiên cứu tiếp theo nhằm nâng cao hiệu năng của các thiết bị nhúng phục vụ ứng dụng trí tuệ nhân tạo trong tương lai. | RISC-V, RV32I, Matrix, Extension, FPGA |
| FCE-2026-069 | 2026 | Nghiên cứu và cải tiến mô hình CSRT kết hợp bộ lọc Kalman và đặc trưng học sâu cho bài toán theo dõi đối tượng trực quan trên robot di động | TS. Nguyễn Minh Sơn, ThS. Thân Thế Tùng | Trong bối cảnh nhu cầu hỗ trợ quan sát và chăm sóc người cao tuổi trong môi trường trong nhà ngày càng tăng, nghiên cứu tập trung xây dựng hệ thống theo dõi và bám theo người bằng camera RGB trên robot di động, với trọng tâm là cải tiến tracker CSRT nhằm nâng cao độ ổn định và hạn chế mất dấu khi điều kiện quan sát không thuận lợi. Phương pháp CA-CSRT được phát triển theo hướng theo dõi nhận biết độ tin cậy, sử dụng score, APCE và PSR để đánh giá chất lượng bản đồ đáp ứng; kết hợp Kalman Motion Bridge để duy trì ước lượng chuyển động ngắn hạn, Update Gate để kiểm soát cập nhật mô hình, Scale Refinement để tinh chỉnh và làm mượt kích thước hộp bao, đồng thời sử dụng học sâu có chọn lọc để hỗ trợ khởi tạo hoặc tái xác nhận mục tiêu. Hệ thống được đánh giá trên OTB100, LaSOT Protocol II, Jetson Nano và robot di động thử nghiệm. Trên OTB100, CA-CSRT đạt AUC 0,683464, Precision@20 đạt 91,811% và tốc độ trung bình 64,728 FPS, xếp hạng nhất về AUC trong nhóm thuật toán so sánh; trên LaSOT Protocol II, phương pháp đạt AUC 0,380461, Precision@20 đạt 37,076%, Normalized Precision đạt 43,659% và tốc độ trung bình 69,485 FPS, xếp hạng ba về AUC. Khi triển khai trên Jetson Nano, hệ thống đạt AUC 65,97% và 23,13 FPS trên OTB100, đồng thời đạt AUC 22,88% và 19,71 FPS trên LaSOT. Kết quả cho thấy CA-CSRT tạo được sự cân bằng giữa độ chính xác, tốc độ xử lý và độ ổn định của luồng theo dõi, qua đó chứng minh tính khả thi của hướng tiếp cận lai khi kiểm chứng trên nền tảng nhúng và tích hợp thử nghiệm với robot di động. | Visual Object Tracking; CSRT; Correlation Filter; Kalman Filtering; Confidence-Aware Tracking; Embedded Vision |
| FCE-2026-070 | 2026 | Thiết kế hệ thống hiển thị và điều khiển cho mobile robot | TS. Nguyễn Minh Sơn | Khóa luận tốt nghiệp tập trung nghiên cứu, xây dựng và triển khai hệ thống giao diện người-máy (HMI) toàn diện, hoạt động thời gian thực trên màn hình cảm ứng của robot di động tự hành nội khu mã hiệu ASIC Mobile Robot. Hệ thống vận hành trên nền tảng phần cứng nhúng hiệu năng cao NVIDIA Jetson Xavier chạy hệ điều hành Linux. Về mặt kiến trúc phần mềm, nghiên cứu áp dụng mô hình MVVM (Model-View-ViewModel) nhằm phân tách mạch lạc giữa tầng hiển thị đồ họa (QML/Qt Quick) và tầng xử lý logic nghiệp vụ (C++17). Để kiểm soát luồng điều hướng màn hình và loại bỏ các lỗi chạy đua giao diện, một máy trạng thái hữu hạn (FSM) thiết kế từ công cụ Yakindu SCT được biên dịch trực tiếp thành mã nguồn C để nhúng vào hệ thống Core. Nhằm tương tác và truyền thông mạng, khóa luận triển khai cấu trúc cô lập luồng chuyên biệt (Thread Isolation), tách biệt hoàn toàn luồng đồ họa chính 60 FPS và luồng công nhân chạy nền thực thi bộ điều phối sự kiện mạng của ROS 2 (rclcpp::spin) thông qua hệ thống hàng đợi an toàn Qt Signals / Slots. Bên cạnh chức năng cốt lõi (giám sát định vị, bản đồ hóa, phát lệnh điều hướng đích Nav2), hệ thống tích hợp chuỗi tiện ích bổ trợ thông minh on-device bao gồm: Trợ lý AI trò chuyện cục bộ (vận hành mô hình Qwen 2.5 qua Ollama REST API kết hợp kỹ thuật RAG từ tệp tri thức tĩnh); Pipeline xử lý tài liệu trình chiếu (tích hợp máy chủ HTTP cục bộ nhận file qua mã QR, tự động chuyển đổi sang chuỗi ảnh PNG qua LibreOffice headless); Giám sát hiệu năng hệ thống (đọc /proc kernel theo chu kỳ 500ms vẽ đồ thị trượt 60 mẫu) và Bảo mật (phân quyền 3 cấp độ, tự động đăng xuất sau 3 phút). Cuối cùng, đề tài đề xuất lộ trình mở rộng dài hạn hướng tới Hệ thống đa robot lễ tân thông minh quản lý tập trung thông qua kiến trúc máy chủ Web Admin / Fleet Server. | HMI, MVVM, ROS 2, Yakindu Statechart, Ollama, Qwen 2.5, RAG, Jetson Xavier, Mobile Robot. |
| FCE-2026-071 | 2026 | Thiết kế quy trình và hệ thống hỗ trợ chẩn đoán qua mạng không dây cho các ECU trong ô tô | TS. Đoàn Duy | Trong bối cảnh ngành công nghiệp ô tô đang chuyển dịch sang mô hình xe định nghĩa bằng phần mềm (Software-Defined Vehicle – SDV), nhu cầu hỗ trợ chẩn đoán phương tiện từ xa ngày càng trở nên quan trọng nhằm rút ngắn thời gian tiếp cận sự cố và nâng cao hiệu quả dịch vụ hậu mãi. Tuy nhiên, các phương pháp chẩn đoán hiện nay chủ yếu vẫn yêu cầu kết nối vật lý trực tiếp với cổng OBD-II, khiến kỹ thuật viên chỉ có thể thu thập dữ liệu sau khi phương tiện được đưa đến gara hoặc hiện trường cứu hộ. Xuất phát từ thực tiễn đó, đề tài tập trung thiết kế quy trình hỗ trợ chẩn đoán từ xa và xây dựng hệ thống hiện thực quy trình này thông qua mạng không dây với tên gọi DoTA (Diagnostics Over-the-Air). Nghiên cứu được thực hiện bằng cách khảo sát các tiêu chuẩn chẩn đoán ô tô như CAN bus (ISO 11898), OBD-II (SAE J1979), UDS (ISO 14229), các tiêu chuẩn chẩn đoán từ xa và tham khảo các nguyên lý của kiến trúc SOVD, từ đó đề xuất quy trình hỗ trợ chẩn đoán, thiết kế kiến trúc hệ thống gồm Vehicle Node, Mobile Gateway, Cloud Server và Web-tool, đồng thời triển khai mô hình thực nghiệm trên phương tiện thực tế để đánh giá khả năng thu thập, truyền tải và cung cấp dữ liệu chẩn đoán. Kết quả nghiên cứu đã xây dựng thành công mô hình hệ thống hỗ trợ chẩn đoán từ xa có khả năng thu thập các thông số vận hành, mã lỗi DTC và dữ liệu Freeze Frame thông qua OBD-II, truyền dữ liệu đến kỹ thuật viên qua hạ tầng mạng và hỗ trợ tiếp cận thông tin sự cố trước khi phương tiện được đưa đến gara. Kết quả này cho thấy quy trình và hệ thống được đề xuất có tính khả thi trong việc hỗ trợ hoạt động chẩn đoán từ xa, đồng thời tạo nền tảng cho các nghiên cứu và ứng dụng tiếp theo trong lĩnh vực phương tiện kết nối và dịch vụ hậu mãi ô tô. | Remote diagnostics, OBD-II, CAN bus, Vehicle Node, Mobile Gateway, Cloud Server, Electronic Control Unit (ECU), Diagnostics Over-the-Air (DoTA) |
| FCE-2026-072 | 2026 | Nghiên cứu và thiết kế hệ thống kiểm tra quang học tự động hỗ trợ kiểm tra và đo đạc kích thước của mẫu được chế tạo bằng phương pháp photolithography | TS. Trần Quang Nguyên | Ngành công nghiệp bán dẫn đang phát triển mạnh mẽ, từ đó tạo ra nhu cầu cấp thiết về các giải pháp kiểm tra chất lượng với chi phí hợp lý, trong khi chi phí đầu tư cho các hệ thống kiểm tra quang học tự động (AOI) công nghiệp thường quá cao đối với hầu hết các phòng thí nghiệm quy mô nhỏ và cơ sở đào tạo. Khóa luận này giải quyết khoảng trống đó bằng cách nghiên cứu và thiết kế một hệ thống kiểm tra quang học tự động phục vụ đo kích thước tới hạn (CD) và phát hiện lỗi sơ khởi của bề mặt trên các mẫu quang khắc, hướng đến cung cấp một giải pháp thực tiễn cho môi trường học tập và nghiên cứu. Hệ thống sử dụng kiến trúc phân tán tích hợp Raspberry Pi để xử lý ảnh và quản lý giao diện người dùng, cùng vi điều khiển STM32 để điều khiển chính xác hệ chuyển động 3 trục, sử dụng camera USB để thu nhận ảnh; phép đo kích thước tới hạn được thực hiện bằng thuật toán nội suy parabol nhằm đạt độ chính xác dưới mức điểm ảnh, trong khi chức năng phát hiện lỗi sơ khởi được xử lý bởi mô hình YOLOv26n đã được tối ưu sang định dạng ONNX để suy luận hiệu quả trên CPU của nền tảng nhúng. Kết quả thực nghiệm cho thấy hệ thống hoạt động với sai số định vị của trục XY trên quãng đường di chuyển 19.5mm đạt trung bình 0.12mm với độ lặp lại ổn định, phép đo kích thước tới hạn bằng phương pháp sub-pixel cho thấy độ lệch trung bình dưới 10% so với phương pháp đo bằng pixel thông thường, camera đạt tốc độ thu nhận ổn định 98 khung hình/giây, và mô hình YOLOv26n duy trì độ chính xác chỉ số mAP50 đạt 87.4% trên tập kiểm tra mặc dù bộ dữ liệu huấn luyện còn khá nhỏ (khoảng 107 ảnh). Mặc dù hệ thống còn tồn tại một số thách thức như thời gian phát hiện khuyết tật trung bình còn chậm (khoảng 2.6 giây/ảnh) và những hạn chế do bộ dữ liệu nhỏ cũng như thiếu mẫu chuẩn để xác thực độ chính xác tuyệt đối, khóa luận đã tích hợp thành công các chức năng điều khiển chuyển động tự động, đo kích thước dưới điểm ảnh và phát hiện lỗi sơ khởid dựa trên học sâu vào một hệ thống AOI chi phí thấp hoạt động tốt, thể hiện tiềm năng ứng dụng thực tế trong các cơ sở nghiên cứu và đào tạo, đồng thời xác định rõ các hướng phát triển tiếp theo như tối ưu hóa mô hình, mở rộng bộ dữ liệu và cải thiện hiệu chuẩn phần cứng. | Automated Optical Inspection (AOI), Semiconductor Manufacturing, Photolithography, Critical Dimension (CD) Metrology |
| FCE-2026-073 | 2026 | Thiết kế và điều khiển xe tự hành dò line kết hợp cánh tay robot 3 trục sử dụng thị giác máy tính | TS. Trần Quang Nguyên | Trong bối cảnh các hệ thống tự động và robot di động ngày càng được ứng dụng rộng rãi trong công nghiệp, việc nghiên cứu và phát triển các nền tảng AGV có khả năng tự hành, nhận diện môi trường và tương tác với đối tượng đang trở thành một hướng nghiên cứu quan trọng. Khóa luận này tập trung thiết kế và điều khiển xe tự hành dò line kết hợp cánh tay robot 3 trục sử dụng thị giác máy tính nhằm thực hiện các nhiệm vụ bám đường, nhận diện vật cản và gắp vật thể. Hệ thống được xây dựng trên nền tảng Raspberry Pi 5 và STM32, trong đó Raspberry Pi 5 đảm nhiệm xử lý ảnh bằng OpenCV, nhận diện đối tượng bằng mô hình YOLOv8n và điều phối hoạt động tổng thể, trong khi STM32 thực hiện điều khiển động cơ và cánh tay robot. Thuật toán dò line sử dụng các kỹ thuật xử lý ảnh cổ điển như Gaussian Blur, chuyển đổi không gian màu HSV, biến đổi phối cảnh ngược (IPM) và Histogram Projection, kết hợp bộ điều khiển PD để điều hướng xe. Kết quả thực nghiệm cho thấy hệ thống có khả năng hoàn thành đầy đủ quy trình vận hành gồm dò line, phát hiện vật cản, docking, gắp vật, vận chuyển đến vị trí đích và quay về điểm xuất phát; đồng thời đạt tốc độ xử lý ảnh từ 16,09 FPS đến 21,96 FPS trên Raspberry Pi 5. Các kết quả đạt được chứng minh tính khả thi của việc tích hợp thị giác máy tính, trí tuệ nhân tạo và hệ thống nhúng trong xây dựng AGV phục vụ các ứng dụng tự động hóa quy mô nhỏ. | AGV, line tracking, robot arm, computer vision, xe tự hành, dò line |
| FCE-2026-074 | 2026 | Thiết kế và điều khiển robot 6 bậc tự do có khả năng học vị trí – ứng dụng hàn MIG công nghiệp | Trần Quang Nguyên | Trong bối cảnh tự động hóa ngày càng phát triển, robot công nghiệp được ứng dụng rộng rãi nhằm nâng cao năng suất, độ chính xác và chất lượng sản xuất, đặc biệt trong lĩnh vực hàn công nghiệp. Từ nhu cầu thực tiễn đó, khóa luận “Thiết kế và điều khiển robot 6 bậc tự do có khả năng học vị trí – ứng dụng hàn MIG công nghiệp” được thực hiện với mục tiêu xây dựng một hệ thống robot có khả năng ghi nhớ và tự động lặp lại quỹ đạo hàn theo phương pháp teach–playback, đồng thời ứng dụng xử lý ảnh để nhận diện và đánh giá chất lượng mối hàn. Phương pháp nghiên cứu bao gồm xây dựng mô hình động học thuận và động học nghịch, thiết kế và lựa chọn phần cứng, phát triển giao diện điều khiển, thiết lập phương thức giao tiếp giữa máy tính và bộ điều khiển chuyển động, xây dựng thuật toán điều khiển robot và xử lý hình ảnh mối hàn. Kết quả thiết kế và điều khiển đã hình thành được mô hình robot hàn 6 bậc tự do, hệ thống điều khiển chuyển động và chức năng học vị trí, cho phép robot ghi nhận và thực hiện lại các quỹ đạo hàn một cách tương đối ổn định, đồng thời hỗ trợ nhận diện và đánh giá chất lượng đầu ra. | Welding Robot, Industrial MIG Welding, 6-DOF Robot |
| FCE-2026-075 | 2026 | Hiện thực hệ thống SoC tích hợp khối tăng tốc mạng học sâu cho bài toán phân loại khối u não từ ảnh MRI | Trần Thị Điểm | Khóa luận trình bày một hệ thống SoC tích hợp lõi tăng tốc mạng nơ-ron tích chập (CNN) để phân loại ảnh MRI não thành ba nhóm: glioma, meningioma và pituitary tumor. Mô hình tinh gọn được chuyển sang fixed-point 16-bit Q8/Q16 để phù hợp với tài nguyên FPGA. Lõi tăng tốc gồm 32 phần tử xử lý, hỗ trợ nhiều chế độ tính toán, nạp song song hai nhóm feature và bỏ qua phép nhân có tích bằng 0 bằng cơ chế zero-skipping. Hệ thống được kết nối qua AXI trên Kria KV260. Trên 920 ảnh kiểm thử, mô hình FP32 đạt 98.6957% và kết quả FPGA đạt xấp xỉ 98.68%. Thiết kế sử dụng 59,479 LUT, 52,453 FF, 52 BRAM và 37 DSP; đáp ứng 320 MHz với WNS +0.239 ns. Công suất ước lượng là 1.062 W và thời gian suy luận trung bình khoảng 4.42 ms. Kết quả cho thấy giải pháp duy trì độ chính xác và cân bằng hợp lý giữa tốc độ, công suất với tài nguyên phần cứng. | MRI, phân loại khối u não, CNN, SoC FPGA, KV260, fixed-point, zero-skipping |
| FCE-2026-076 | 2026 | Hiện thực hệ thống SoC tích hợp kiến trúc Mamba cho bài toán phân loại tín hiệu ECG | TS. TRẦN THỊ ĐIỂM | Nghiên cứu được thực hiện trong bối cảnh việc phân tích tự động tín hiệu điện tim (ECG) chuỗi thời gian dài gặp nhiều thách thức, trong khi các mô hình học sâu truyền thống như CNN bị giới hạn năng lực bắt giữ mối liên kết xa và Transformer lại quá tải về tài nguyên tính toán bậc hai, gây khó khăn khi triển khai trên các hệ thống nhúng giới hạn vật lý ở biên y tế. Mục đích của nghiên cứu là thiết kế kiến trúc vi mô và hiện thực hóa thành công bộ tăng tốc phần cứng chuyên dụng mức RTL cho khối Mamba đóng vai trò là cấu phần xương sống dựa trên mô hình mạng lai ITMN, hướng tới phân loại tín hiệu ECG đa kênh thời gian thực với cấu hình công suất thấp trên nền tảng FPGA Kria KV260. Về phương pháp nghiên cứu, đề tài tập trung trích xuất toán tử quét chọn lọc S6, ứng dụng giải pháp định lượng hóa số nguyên điểm tĩnh Q3.12 16-bit kết hợp chiến lược định lượng lũy thừa cơ số 2 để thay thế mạch nhân ma trận hệ số trạng thái ẩn bằng các bộ dịch bit hằng số và bộ cộng tích lũy; áp dụng thuật toán lặp Newton-Raphson phối hợp khối CLZ cho RMSNorm và xấp xỉ tuyến tính từng đoạn (PWL) cho ba hàm kích hoạt phi tuyến (SiLU, Softplus, Exp); đồng thời triển khai cấu trúc điều phối xen kẽ kênh, hàng đợi FIFO và kỹ thuật thiết lập đường ống liên khối (Streaming Pipelining). Kết quả nghiên cứu khẳng định hệ thống vận hành chính xác tuyệt đối và hoàn toàn không xảy ra lỗi chức năng logic so với mô hình điểm tĩnh tham chiếu . Khi thử nghiệm với chiều dài chuỗi tăng dần đến 1000 mẫu để đánh giá ảnh hưởng của nhiễu tích lũy làm tròn số do đặc trưng đệ quy, sai số trạng thái ẩn được kiểm soát chặt chẽ với biên độ lỗi cực đại chỉ đạt 46 LSB và sai số ngõ ra cuối cùng đạt tối đa 171 LSB, hoàn toàn nằm trong phạm vi giới hạn biên an toàn nghiêm ngặt và không ghi nhận bất kỳ mẫu lỗi nào. Quá trình tổng hợp trên Vivado đạt hiệu quả tốt về tài nguyên và đáp ứng lý tưởng các ràng buộc định thời. Nghiên cứu kết luận rằng đề tài đã hiện thực thành công bộ tăng tốc phần cứng Mamba Block ở mức RTL đạt độ chính xác phần cứng tối ưu, khẳng định tính khả thi của việc triển khai kiến trúc Mamba trên FPGA SoC, tạo nền tảng vững chắc để đóng gói thành IP Core chuẩn hóa và tích hợp toàn diện vào các thiết bị y tế đeo thông minh trong tương lai. | Mamba, FPGA, Piecewise Linear Approximation (PWL), Newton-Raphson iteration, Streaming pipelining, Interleaved channel scheduling |
| FCE-2026-077 | 2026 | Phát triển trình mô phỏng hệ thống trên chip dựa trên kiến trúc tập lệnh RISC-V RV32IMF và giao thức Tilelink | Ths. Nguyễn Thành Nhân, KS. Trần Đại Dương | Khóa luận xây dựng một trình mô phỏng hệ thống trên chip (System-on-Chip - SoC) dựa trên kiến trúc RISC-V RV32IMF và giao thức TileLink, chạy trực tiếp trên trình duyệt web nhằm hỗ trợ học tập và giảng dạy kiến trúc máy tính. Hệ thống được mô phỏng ở mức hành vi/chức năng theo chu kỳ, tập trung vào các chương trình ở chế độ người dùng và không mô phỏng các đặc tính vật lý như định thời hay mức tiêu thụ năng lượng. Hệ thống tích hợp trình biên dịch hợp ngữ hai lượt, lõi xử lý hỗ trợ tập con RV32IMF, MMU, TLB, bộ nhớ đệm L1I/L1D/L2, bus TileLink-UH/UL và bộ điều khiển DMA. Bốn ngoại vi gồm UART, ma trận LED, bàn phím và chuột được ánh xạ vào không gian địa chỉ. Giao diện web cung cấp sơ đồ SoC động cùng các khung theo dõi thanh ghi, bộ nhớ, MMU, bộ nhớ đệm và nhật ký hệ thống, giúp người dùng quan sát trạng thái và luồng giao dịch giữa các thành phần. Hệ thống được đánh giá bằng kiểm thử đơn vị và đối chiếu với các công cụ tham chiếu. Các kịch bản kiểm thử cho trình biên dịch hợp ngữ, MMU, TileLink và DMA đều chạy thành công. Trên 61 tập tin ELF của bộ riscv-tests, 17.978 từ lệnh thuộc phạm vi RV32IMF được mã hóa trùng khớp hoàn toàn với GNU RISC-V binutils, đồng thời 61/61 chương trình thuộc các nhóm RV32I, RV32M và RV32F chạy thành công trên Spike trong quy trình kiểm chứng tham chiếu. Kết quả cho thấy hệ thống đáp ứng mục tiêu xây dựng một công cụ mô phỏng SoC tích hợp, trực quan và dễ tiếp cận. Các nội dung như chế độ đặc quyền, nhất quán bộ nhớ đệm, ngắt phần cứng và đánh giá hiệu năng được định hướng phát triển trong tương lai. | RV32IMF, SoC, TileLink, Cache, MMU |
| FCE-2026-078 | 2026 | Phát triển bộ kiểm thử cho các bộ xử lý dựa trên kiến trúc tập lệnh RISC-V RV32IMV | ThS. Nguyễn Thành Nhân, KS. Trần Đại Dương | Hiện nay, kiến trúc tập lệnh RISC-V đang nhận được rất nhiều sự quan tâm từ các trường đại học, các doanh nghiệp và các quốc gia trên toàn thế giới. Bên cạnh công đoạn thiết kế thì công đoạn kiểm thử cũng đóng một vai trò rất quan trọng. Tuy nhiên điều kiện kiểm thử còn gặp rất nhiều hạn chế như các phần mềm kiểm thử chuẩn công nghiệp thường rất đắt đỏ, các công cụ kiểm thử mã nguồn mở thường khó sử dụng do cần phải cài đặt và chuẩn bị môi trường thực thi rất phức tạp. Mục tiêu của khóa luận là hiện thực được bộ kiểm thử cho các bộ xử lý dựa trên kiến trúc tập lệnh RISC-V RV32IMV. Áp dụng các tính chất trong thuật toán di truyền để tạo test case, từ đó phát triển bộ kiểm thử RISC-V kiểm tra được các thiết kế RISC-V được sử dụng trong các hệ thống lớn và các đề tài nghiên cứu. Phương pháp nghiên cứu gồm tìm hiểu các tập lệnh RISC-V RV32IMV, tìm hiểu thuật toán di truyền và cách ứng dụng trong việc tạo test case, tìm hiểu các nghiên cứu - đề tài về test suite đã có. Khóa luận này tập trung hiện thực bộ kiểm thử cho các bộ xử lý dựa trên kiến trúc tập lệnh RISC-V RV32IMV. Trong khuôn khổ đề tài, nhóm đã hiện thực được một hệ thống tạo ra các test case và đánh giá được chất lượng của các test case để phục vụ cho quá trình kiểm thử các bộ xử lý RISC-V RV32IMV. Hệ thống bao gồm RTG có khả năng tạo ra các test case một cách ngẫu nhiên, áp dụng thuật toán di truyền trong quá trình tạo ra test case, làm tăng khả năng khám phá các test case chất lượng và có độ bao phủ rộng; và Coverage Analyzer lấy thông tin từ công cụ bên thứ ba để đánh giá các test case, từ đó làm cho bộ kiểm thử trở nên tin cậy hơn. | RISC-V, Computer Architecture, Random Test Generator, Genetic Algorithm |
| FCE-2026-079 | 2026 | Phát triển một công cụ tổng hợp luận lý đơn giản phù hợp cho học tập tự động hóa thiết kế điện tử | ThS. Nguyễn Thành Nhân, KS. Trần Đại Dương | Tổng hợp luận lý là bước trung tâm trong quy trình thiết kế vi mạch số, chuyển đặc tả hành vi viết bằng ngôn ngữ mô tả phần cứng thành cổng logic cụ thể được tối ưu theo diện tích và độ trễ. Các công cụ thương mại như Synopsys Design Compiler và Cadence Genus có mã nguồn đóng với chi phí cấp phép rất cao và không phù hợp cho giảng dạy, trong khi ABC dù mạnh về thuật toán nhưng sở hữu codebase C quá lớn và phức tạp, gây khó khăn cho sinh viên khi muốn tiếp cận từng thuật toán riêng lẻ. Khóa luận này xây dựng một công cụ tổng hợp luận lý hoàn chỉnh bằng Python, ưu tiên tính minh bạch và khả năng tiếp cận cho người học, đồng thời đảm bảo kết quả tối ưu có thể so sánh được với các công cụ hiện có. Công cụ sử dụng cấu trúc And-Inverter Graph để chuẩn hóa mọi hàm Boolean tổ hợp về cổng AND hai ngõ vào và cạnh đảo, trong đó Yosys chỉ đảm nhận phân tích cú pháp Verilog và xuất netlist JSON còn toàn bộ quá trình chuyển đổi sang AIG, tối ưu hóa theo chuỗi Resyn2 mười một bước và ánh xạ công nghệ sang PDK SkyWater Sky130 đều do công cụ tự thiết kế thực hiện. Đánh giá trên 25 mạch benchmark gồm mười một mạch ISCAS-85 và mười bốn mạch tự thiết kế, công cụ đạt mức giảm AND-node trung bình 14,9% và xác minh 25/25 mạch đạt kết quả PASS với 50.000 vector ngẫu nhiên qua ModelSim. So với Yosys kết hợp ABC Resyn2, công cụ đạt khoảng 60% hiệu năng và vượt trội ABC trên một số mạch nhất định như c432 với mức giảm 18,4% so với 12,3% của ABC. Khoảng cách hiệu năng xuất phát từ hai hạn chế chính là FRAIG chưa tích hợp SAT solver nên phát sinh false positive trên mạch XOR-heavy và phải loại khỏi pipeline mặc định, và DAG-aware Rewriting thiếu cơ sở dữ liệu NPN-canonical 222 lớp khiến không gian tối ưu bị thu hẹp so với ABC, cả hai được xác định là hướng phát triển ưu tiên cho các phiên bản tiếp theo. | Tổng hợp luận lý, And-Inverter Graph, Resyn2, tối ưu hóa AIG, ánh xạ công nghệ, SkyWater Sky130 PDK, ISCAS-85, tự động hóa thiết kế điện tử |
| FCE-2026-080 | 2026 | Thiết kế, hiện thực và đánh giá kiến trúc cụm Edge-AI phân tán dị thể nhằm tối ưu hiệu suất cho các tác vụ AI | ThS Trương Văn Cương | Trong bối cảnh nhu cầu triển khai trí tuệ nhân tạo tại biên mạng ngày càng gia tăng, các cụm Edge-AI dị thể với phần cứng không đồng nhất và tài nguyên hạn chế đặt ra thách thức lớn trong việc phân phối tác vụ hiệu quả, cân bằng tải và tối ưu năng lượng. Đề tài tập trung thiết kế, hiện thực và đánh giá kiến trúc cụm trí tuệ nhân tạo tại biên phân tán dị thể (Heterogeneous Distributed Edge-AI Cluster) gồm máy chủ biên (Edge Server) điều phối và nhiều nút thực thi (Worker Node), đồng thời phát triển bộ lập lịch lai PSO–ACO–GA kết hợp tối ưu hóa bầy đàn hạt (PSO), tối ưu hóa đàn kiến (ACO), thuật toán di truyền (GA) và giao thức chia sẻ trạng thái (Serf Gossip Protocol) nhằm nâng cao hiệu quả phân phối tác vụ AI trên môi trường dị thể. Về phương pháp, nhóm xây dựng hệ thống hỗ trợ năm tác vụ suy luận AI gồm phát hiện đối tượng, phát hiện mất tập trung, tạo bản đồ nhiệt, nhận diện khuôn mặt và đếm người; triển khai đầy đủ trên cụm phần cứng thực tế gồm ba Worker dị thể và đánh giá qua môi trường mô phỏng Docker Compose cùng thí nghiệm trên cụm thực tế với các chỉ số makespan, throughput, chỉ số Gini và tiêu thụ năng lượng. Kết quả cho thấy trong mô phỏng quy mô lên đến 10000 tác vụ và 20 Worker, bộ lập lịch PSO–ACO–GA vượt trội các thuật toán cơ sở về thời gian hoàn thành, cân bằng tải, thông lượng và tổng năng lượng tiêu thụ; trên cụm thực tế với workload 500 tác vụ liên tục, hệ thống hoạt động ổn định, đạt makespan 1524,8 giây, throughput 0,328 tác vụ/giây và chỉ số Gini 0,171. Kết luận, kiến trúc và bộ lập lịch đề xuất cung cấp giải pháp khả thi, có khả năng mở rộng và chịu lỗi cho việc triển khai các ứng dụng AI trên cụm thiết bị biên dị thể; một phần kết quả nghiên cứu đã được chấp nhận trình bày tại The 11th IEEE International Conference on Communications and Electronics (ICCE 2026) với tiêu đề Design, Implementation and Evaluation of an Edge-AI Cluster Architecture for Performance-Optimized AI Workloads. | Điện toán biên, Cụm Edge-AI, Lập lịch tác vụ, Hệ thống dị thể, PSO–ACO–GA, Cân bằng tải, Suy luận AI |
| FCE-2026-081 | 2026 | Thiết kế và hiện thực layout cho kiến trúc mạng học sâu 1D trên công nghệ SkyWater 130-nm | TS. Trần Thị Điểm | Sự phát triển mạnh mẽ của các kiến trúc mở như RISC-V cùng với các bộ công cụ thiết kế vi mạch mã nguồn mở (OpenLane, OpenROAD) và công nghệ chế tạo mở SkyWater 130nm đã tạo điều kiện để sinh viên và nhà nghiên cứu tiếp cận trực tiếp quy trình thiết kế vật lý (Physical Design) mà không phụ thuộc vào các công cụ thương mại đắt đỏ. Khóa luận này trình bày quá trình thiết kế và hiện thực layout cho lõi tính toán CNN_1D_Core – một kiến trúc mạng học sâu một chiều (1D Convolutional Neural Network) gồm một khối điều khiển (Controller), một mảng 20 phần tử xử lý song song (PE array) với đơn vị MAC và Pooling, cùng bộ định tuyến dữ liệu dùng chung (Shared Global Buffer), sử dụng số học dấu chấm tĩnh 16-bit. Quy trình thiết kế được triển khai từ mô tả RTL đến layout hoàn chỉnh (RTL-to-GDSII), bao gồm tổng hợp logic, floorplanning, global placement, clock tree synthesis và định tuyến, thực hiện song song trên hai luồng công cụ: bộ công cụ mã nguồn mở OpenLane (Yosys, OpenROAD, Magic, KLayout) trên công nghệ SkyWater 130nm và một bộ công cụ tổng hợp thương mại (Design Compiler, Formality) trên thư viện Nangate 45nm, nhằm đối chiếu và đánh giá khách quan chất lượng kết quả tổng hợp (QoR) giữa hai phương pháp tiếp cận. Kết quả kiểm chứng tương đương logic bằng Formality xác nhận netlist sau tổng hợp bảo toàn hoàn toàn chức năng RTL. Về mặt tài nguyên, luồng OpenLane tạo ra netlist gồm khoảng 324.250 cell chuẩn, trong khi luồng công cụ thương mại tạo ra 827.970 cell do chèn thêm nhiều buffer/inverter phục vụ tối ưu timing; thiết kế không sử dụng SRAM macro hay IP khối ngoài. Thiết kế đáp ứng đầy đủ ràng buộc thời gian (timing) đã thiết lập, không phát sinh vi phạm setup time, và được triển khai thành công qua các bước floorplan, placement và routing trong OpenLane. Kết quả so sánh cho thấy luồng mã nguồn mở, dù còn hạn chế về khả năng tối ưu chi tiết so với công cụ thương mại, hoàn toàn khả thi để thực hiện một quy trình thiết kế ASIC số hoàn chỉnh ở quy mô học thuật, đồng thời là nền tảng để hướng tới tape-out thực tế trong tương lai. | Thiết kế vật lý ASIC, OpenLane, OpenROAD, SkyWater 130nm, mạng nơ-ron tích chập 1D (CNN 1D), RTL-to-GDSII, thiết kế mã nguồn mở, ASIC physical design, OpenLane, OpenROAD, SkyWater 130nm, 1D Convolutional Neural Network (1D CNN), RTL-to-GDSII, open-source EDA. |
| FCE-2026-082 | 2026 | Hiện thực hệ thống SoC cho thuật toán Pan–Tompkins nhằm phát hiện phức bộ QRS trong tín hiệu ECG | TS. Trần Thị Điểm | Bệnh tim mạch hiện là một trong những nguyên nhân hàng đầu gây ra các ca tử vong trên toàn thế giới, chiếm khoảng 17,9 triệu ca mỗi năm, tương đương 32% tổng số ca tử vong toàn cầu theo Tổ chức Y tế Thế giới (WHO), trong đó tín hiệu điện tâm đồ (ECG) đóng vai trò chủ đạo trong việc giám sát và chẩn đoán bệnh lý tim mạch. Nhưng việc phân tích tín hiệu ECG đòi hỏi các công cụ phức tạp và thuật toán tính toán chính xác, trong đó thuật toán Pan-Tompkins là một trong những phương pháp kinh điển, giúp phát hiện phức bộ QRS, cụm tín hiệu quan trọng trong tín hiệu ECG, thuật toán được áp dụng rộng rãi nhờ tính hiệu quả và hiệu suất tính toán của nó. Xuất phát từ đó, nghiên cứu này tập trung triển khai và cải tiến thuật toán Pan-Tompkins theo định hướng thiết kế hệ thống SoC nhằm phát hiện cụm phức hợp QRS trong tín hiệu ECG. Về phương pháp, thuật toán gốc thực hiện biến đổi dạng sóng ECG đầu vào qua từng bước là lọc thông dải (Lowpass + Highpass), đạo hàm, bình phương, tích phân cửa sổ trượt và cuối cùng là áp dụng ngưỡng thích nghi để phát hiện vị trí phức bộ QRS.Trong đề xuất, thuật toán được điều chỉnh thông qua việc sử dụng bộ lọc thông dải FIR hệ số thay cho cấu trúc lọc IIR, cải tiến khối tích hợp cửa sổ trượt nhằm giảm độ phức tạp tính toán, đồng thời áp dụng cơ chế ngưỡng thích nghi kết hợp xác nhận đỉnh trễ, search-back và khoảng trơ để tăng độ ổn định trong điều kiện tín hiệu ECG có nhiễu. Kết quả cho thấy đề xuất này hoạt động hiệu quả với cơ sở dữ liệu từ PhysioNet, đạt được độ chính xác (Acc) là 99,34%, độ nhạy (Se) là 99,85% và giá trị dự đoán dương (PPV) là 99,35% trên tập dữ liệu MIT-BIH. Từ đó, có thể kết luận rằng thuật toán cải tiến không chỉ đạt hiệu suất phát hiện QRS cao mà còn được triển khai thành công trên nền tảng phần cứng Altera Cyclone II 2C35 FPGA, với tần số hoạt động cao nhất Fmax = 187.34MHz và lượng tài nguyên phần cứng thấp, cho thấy tính khả thi của giải pháp trong việc ứng dụng thực tế vào các thiết bị giám sát tim mạch. | Điện tâm đồ, ECG, Pan-Tompkins, Phức bộ QRS, Hệ thống SoC, FPGA |
| FCE-2026-083 | 2026 | Hiện thực hệ thống SoC cho thuật toán Shannon entropy ứng dụng phát hiện rung nhĩ trong tín hiệu ECG | Trần Thị Điểm | Rung nhĩ (Atrial Fibrillation – AFIB) là một trong những dạng rối loạn nhịp tim phổ biến, có thể gây ra các biến chứng nghiêm trọng như đột quỵ và suy tim nếu không được phát hiện và điều trị kịp thời. Trong bối cảnh các hệ thống giám sát sức khỏe thời gian thực ngày càng phát triển, việc triển khai các thuật toán phát hiện rung nhĩ trên nền tảng phần cứng có ý nghĩa quan trọng nhằm nâng cao tốc độ xử lý và khả năng ứng dụng trên các thiết bị nhúng. Xuất phát từ yêu cầu đó, đề tài tập trung nghiên cứu và hiện thực hệ thống System-on-Chip (SoC) cho thuật toán Shannon Entropy ứng dụng phát hiện rung nhĩ từ chuỗi khoảng RR interval được trích xuất từ tín hiệu điện tâm đồ (ECG). Phương pháp đề xuất bao gồm các bước tính nhịp tim từ chuỗi RR, mã hóa Symbolic Dynamics, xây dựng Word Sequence, tính giá trị Shannon Entropy và sử dụng giá trị entropy làm đặc trưng đầu vào cho bộ phân loại Linear Support Vector Machine (Linear SVM) nhằm phân loại trạng thái AFIB và Non-AFIB. Thuật toán được xây dựng và đánh giá trên môi trường Python, sau đó được hiện thực bằng ngôn ngữ mô tả phần cứng Verilog theo kiến trúc datapath–controller, đóng gói thành custom IP và tích hợp vào hệ thống SoC. Kết quả thực nghiệm trên hai cơ sở dữ liệu chuẩn MIT-BIH AFDB và Long-Term AF Database (LTAFDB) cho thấy hệ thống đạt hiệu năng phát hiện cao với SE = 99,99%, SP = 99,90% và ACC = 99,97% trên AFDB; SE = 99,82%, SP = 99,33% và ACC = 99,23% trên LTAFDB. Hệ thống chỉ sử dụng 8,37% LUT và 2,72% Flip-Flop trên FPGA Artix-7, mức tiêu thụ tài nguyên phần cứng thấp. Những kết quả đạt được khẳng định tính khả thi của việc triển khai thuật toán Shannon Entropy kết hợp Linear SVM trên kiến trúc SoC. | Rung nhĩ (AFIB), điện tâm đồ (ECG), Shannon Entropy, FPGA, System-on-Chip (SoC), Linear SVM. |
| FCE-2026-084 | 2026 | Hiện thực hệ thống SoC cho bài toán phân loại tín hiệu EEG sử dụng mạng nơ-ron tích chập | TS. Trần Thị Điểm | Khóa luận tập trung nghiên cứu và hiện thực hệ thống SoC cho bài toán phân loại tín hiệu điện não EEG sử dụng mạng CNN-1D trên tập dữ liệu PhysioNet EEG Motor Movement/Imagery. Bài toán được lựa chọn là phân loại tưởng tượng vận động tay trái và tay phải, với dữ liệu trích xuất từ 105 subject và chia theo subject, trong đó S1–S85 dùng cho huấn luyện, S86–S105 dùng cho kiểm tra. Mỗi trial có chiều dài 0–3 giây, tương ứng 480 điểm lấy mẫu ở tần số 160 Hz. Mô hình CNN-1D được xây dựng nhằm học trực tiếp đặc trưng theo thời gian từ tín hiệu EEG và được khảo sát trên nhiều cấu hình số kênh khác nhau. Kết quả cho thấy mô hình đạt độ chính xác 84,64% với 64 kênh và 78,45% với 8 kênh. Cấu hình 8 kênh được lựa chọn cho triển khai phần cứng vì giúp giảm kích thước dữ liệu, số lượng phép toán và tài nguyên FPGA. Ở giai đoạn phần cứng, mô hình được chuyển sang fixed-point 16-bit và hiện thực bằng Verilog HDL với các khối chính như Processing Element, PE Array, Pixel RAM, Bias RAM, ReLU và MaxPooling. Kiến trúc sử dụng pipeline và xử lý song song để tăng tốc suy luận. Kết quả sau triển khai cho thấy hệ thống đạt tần số thiết kế 297 MHz, sử dụng 950 LUT, 1.395 FF, 9 BRAM và 20 DSP. Các kết quả này chứng minh tính khả thi của việc triển khai CNN-1D cho bài toán phân loại EEG Motor Imagery trên nền tảng SoC FPGA. | EEG, Motor Imagery, CNN-1D, phân loại điện não, SoC, FPGA, tăng tốc phần cứng |
| FCE-2026-085 | 2026 | Hiện thực hệ thống SoC tích hợp khối tăng tốc CNN-LSTM ứng dụng trong ước lượng huyết áp từ tín hiệu PPG | Trần Thị Điểm | Khóa luận trình bày việc hiện thực hệ thống trên chip (System-on-Chip – SoC) tích hợp khối tăng tốc CNN–LSTM nhằm ước lượng huyết áp tâm thu (SBP) và huyết áp tâm trương (DBP) từ tín hiệu quang thể tích ký (PPG). Mô hình CNN–LSTM được lựa chọn nhờ khả năng kết hợp trích xuất đặc trưng hình thái cục bộ của tín hiệu PPG và mô hình hóa quan hệ theo thời gian. Nhóm xây dựng mô hình tham chiếu trên phần mềm, sau đó hiện thực khối tăng tốc ở mức RTL bằng số học dấu phẩy cố định 16 bit và tích hợp trên nền tảng KV260 thông qua giao tiếp AXI. Kiến trúc phần cứng sử dụng datapath dùng chung cho các lớp Convolution, Fully Connected và LSTM, kết hợp mảng gồm 16 phần tử xử lý (Processing Element – PE), cơ chế nhân–cộng dồn có pipeline, các buffer/FIFO trung gian và bảng tra LUT cho các hàm kích hoạt. Trên tập kiểm thử, mô hình phần mềm đạt MAE 5.20 mmHg đối với SBP và 3.32 mmHg đối với DBP; cả hai đầu ra đều đạt tiêu chuẩn AAMI, trong đó SBP đạt BHS mức B và DBP đạt mức A. Ở mức IP, khối tăng tốc hoạt động tại 150 MHz, đạt độ trễ 2.62 ms/mẫu, thông lượng 381.78 mẫu/s và tổng công suất trên chip 0.386 W. Sau khi tích hợp SoC, kết quả tính toán trên PS–PL trùng khớp với kết quả IP fixed-point trong cùng điều kiện kiểm thử. Khi vận hành thực tế trên KV260 tại 100 MHz, hệ thống đạt độ trễ 8.19 ms/mẫu và tổng công suất 2.568 W. Kết quả SoC đạt MAE 5.97 mmHg đối với SBP và 3.85 mmHg đối với DBP; SBP duy trì BHS mức B nhưng chưa đạt AAMI, trong khi DBP vẫn đạt AAMI và BHS mức A. Các kết quả cho thấy kiến trúc đề xuất có khả năng triển khai đầy đủ mô hình CNN–LSTM trên nền tảng SoC FPGA với mức tài nguyên, công suất và độ trễ phù hợp với phạm vi của đề tài. | Quang thể tích ký, tín hiệu PPG, ước lượng huyết áp, CNN–LSTM, FPGA, hệ thống trên chip, khối tăng tốc phần cứng, KV260, giao tiếp AXI. |
| FCE-2026-086 | 2026 | Nghiên cứu, thiết kế và hiện thực lõi IP phát hiện âm thanh khẩn cấp trong môi trường công cộng | ThS. Trương Văn Cương | Trong bối cảnh nhu cầu giám sát an ninh tại các khu vực công cộng ngày càng tăng, việc phát hiện sớm các tình huống khẩn cấp là vấn đề có ý nghĩa quan trọng. Bên cạnh hình ảnh, âm thanh là nguồn thông tin bổ sung có khả năng phản ánh các sự kiện bất thường như tiếng kêu cứu, tiếng la hét hoặc các âm thanh khẩn cấp khác. Khóa luận tập trung nghiên cứu, thiết kế và hiện thực lõi IP phát hiện âm thanh khẩn cấp trong môi trường công cộng trên nền tảng FPGA. Phương pháp nghiên cứu bao gồm xây dựng và huấn luyện mô hình CNN trên phần mềm, đồng thời thiết kế các khối xử lý FFT, Log-Mel Spectrogram và CNN bằng Verilog HDL. Tín hiệu âm thanh được chuẩn hóa ở tần số lấy mẫu 16 kHz, sau đó được xử lý qua FFT, tính phổ công suất, Mel filterbank và phép logarithm để tạo đặc trưng Log-Mel làm đầu vào cho CNN. Các khối phần cứng được kiểm chứng thông qua mô phỏng và so sánh với kết quả tham chiếu từ phần mềm. Kết quả nghiên cứu cho thấy hệ thống đã hiện thực được pipeline xử lý từ tín hiệu âm thanh đến phân loại từ khóa, với kết quả phần cứng tương đồng với mô hình phần mềm trong giới hạn sai số cho phép và mô hình CNN đạt độ chính xác phân loại trên 90%. Kết quả này chứng minh tính khả thi của việc triển khai lõi IP phát hiện âm thanh khẩn cấp trên FPGA, tạo nền tảng cho các hệ thống giám sát an ninh thông minh và nhận dạng âm thanh thời gian thực trong môi trường công cộng. | FPGA, xử lý âm thanh, FFT, Log-Mel Spectrogram, CNN, phát hiện âm thanh khẩn cấp, nhận dạng từ khóa |
| FCE-2025-001 | 2025 | Thiết kế phần cứng nhận diện biển báo giao thông | TS. Lâm Đức Khải | Trong đề tài này nhóm tập trung thiết kế và hiện thực phần cứng cho hệ thống phát hiện và phân loại biển báo giao thông. Dự án sẽ gồm 2 phần chính. Đầu tiên, thiết kế một mô hình có chức năng phát hiện biển báo chi phí thấp và đáp ứng thời gian thực (Detection). Mô hình được đánh giá trên tập dữ liệu GTSDB.Nhóm đề xuất một phương pháp trích xuất biển báo gồm 4 phần : Tiền xử lý, lấy ngưỡng, find countours và resize.Tiền xử lý là công việc chuyển ảnh RGB sang YCbCr. Lấy ngưỡng (Threshold) so sánh với ngưỡng đã chọn, lớn hơn ngưỡng thì pixel đó sẽ nhận giá trị là 1 và nhỏ hơn thì nhận giá trị là 0. Kết quả là 1 bức ảnh nhị phân chỉ gồm giá trị 1 và 0. Find contour là thuật toán tìm viền vật thể trên ảnh nhị phân. Resize (2 phần Linear Interpolation) không giúp trích xuất biển báo từ khung hình nhưng phần nhận diện biển báo là một CNN cần đầu vào của ảnh có kích thước là 32x32x3 nên nhóm thực hiện resize ảnh của biển báo được trích xuất từ khung hình và kết quả của resize này sẽ là đầu vào cho CNN. Tiến hành đánh giá Detection trên tập dữ liệu GTSDB, tỷ lệ phát hiện (Detection rate/ recall) được là 97.2%(1180/1214). Thứ hai, thiết kế một mô hình CNN có kích thước nhỏ, huấn luyện và đánh giá trên tập dữ liệu GTSRB. Khối này có chức năng chính là phân loại các loại biển báo phát hiện được (Classification). Nhóm sử dụng Average pooling và 1 lớp tích chập cho layer phân loại để giảm trọng số xuống dưới 100K và sử dụng Residual block để tăng tỷ lệ chính xác lên 98% mặc dù số lượng trọng số rất ít. Mô hình CNN được đề xuất có tỷ lệ chính xác trên tập dữ liệu GTSRB là 98.6% với số lượng parameter khoảng 82,000. | phát hiện biển báo, phân loại biển báo, mạng nơ ron tích chập, phát hiện vật thể, thay đổi kích thước, nội suy tuyến tính, khối dư, tìm viền |
| FCE-2025-002 | 2025 | Nghiên cứu và thiêt kế ứng dụng Edge AI trong hệ thống báo cháy đa năng cho tòa nhà | TS. Đỗ Trí Nhựt, ThS. Trương Văn Cương | Hiện nay vấn đề phòng cháy nổ trở thành chủ điểm quan tâm hiện nay với nguyên nhân bắt nguồn từ rò rỉ khí và các yếu tố khác như khí gas, khí dễ cháy, hoặc bắt nguồn các thiết bị điện khi có quá tải làm cho môi trường trong phòng trở nên nóng hơn, sẽ gây nguy hại cho an toàn tính mạng con người và thất thoát tài sản. Tìm hiểu các yếu tố môi trường trước khi có cháy xảy ra các yếu tố môi trường như nhiệt độ, độ ẩm, khí gas, khí CO, khí dễ cháy, khói. Sau khi cháy có sự rõ rệt đặc biệt tạo ra đặc trưng rõ rệt. Vì vậy việc nghiên cứu sự thay đổi yếu tố môi trường tương đối quan trọng trong việc phát hiện cháy. Đề xuất xây dựng mô hình AI nhận diện khi có cháy xảy nhằm cảnh báo cho người dùng. Vì vậy đề tài “Nghiên cứu thiết kế ứng dụng EDGE AI trong hệ thống báo cháy đa năng cho tòa nhà” nhằm đáp ứng, giải quyết phòng cháy khi có hỏa hoạn. | Hệ thống báo cháy, cảnh báo, ứng dụng, báo cháy. |
| FCE-2025-003 | 2025 | Tối ưu hệ thống SoC cho bài toán phân loại ảnh dựa trên thuật toán phân rã Tucker | TS. Trần Thị Điểm | Các mô hình mạng có độ phức tạp cao có số lượng tham số lớn, khiến việc triển khai chúng trên các thiết bị có tài nguyên hạn chế đặt ra những thách thức đáng kể do yêu cầu bộ nhớ và tính toán cao. Đề tài tập trung nghiên cứu về áp dụng thuật toán phân rã Tucker vào các mô hình học máy. Phương pháp được thực hiện trên các mô hình CNN, nhằm giảm độ phức tạp của các lớp tích chập, đồng thời tăng tốc độ khi triển khai trên FPGA. Đề tài tập trung vào việc áp dụng thuật toán Tucker vào kiến trúc VGG-9 và so sánh sự khác biệt của trước và sau khi áp dụng. Trải qua nhiều lần kiểm thử và đánh giá, mô hình sau khi áp dụng thuật toán có tổng tham số giảm từ 60288 xuống 56318 và độ chính xác từ 64.76% xuống 61.77%. Đối với tần số của hệ thống tích hợp trên chip thì tăng từ 113.71 MHz lên 114.89 MHz, bên cạnh đó tài nguyên tiêu thụ của hệ thống cũng sẽ tăng lên khi áp dụng thuật toán. Qua những thí nghiệm mà nhóm đã làm, có thể nhận thấy những tiềm năng, điểm mạnh của thuật toán. Tuy nhiên, khi triển khai sẽ không tránh khỏi việc tài nguyên tiêu thụ sẽ tăng lên, vì vậy cần có thêm các giải pháp tối ưu bên cạnh thuật toán phân rã này. | System-on-Chip, FPGA, Tucker Decomposition, VGG-9, KV260, Image Classification, Convolutional Neural Networks, CIFAR-10 |
| FCE-2025-004 | 2025 | Thiết kế và hiện thực IP phần cứng đo tốc độ xe | Lâm Đức Khải | Khóa luận của nhóm tập trung vào việc giải quyết một trong những thách thức lớn hiện nay trong lĩnh vực giao thông thông minh là phát hiện chuyển động và đo tốc độ của các phương tiện tham gia giao. Cụ thể, nhóm nghiên cứu các phương pháp đển nhận diện chuyển độn xe từ đó tính toán tốc độ. Việc thực hiện nhận diện chuyển động của phương tiện là một vấn đề khó và phức tạp, đặc biệt là triển khai phần cứng. Vì vậy nhóm tập trung vào nghiên cứu các giải pháp hiện có để nhận diện chuyển động của phương tiện từ đó đề xuất các giải pháp thay thế giúp cải tiến hiệu quả trong việc phát hiện chuyển động. Bên cạnh đó nhóm cũng tìm hiểu các thuật toán theo dõi và tính tốc độ cho các phương tiện. Nhóm cũng tìm cách khắc phục các vấn đề ảnh hưởng đến độ chính xác việc phát hiện chuyển động như điều kiện ánh sáng, nhiễu từ môi trường. Cuối cùng nhóm tập trung phát triển kiến trúc phần cứng, đảm bảo hiệu quả của IP trong thời gian thực. Kết quả nhóm đã xây dựng và hiện thực thành công hệ thống đo tốc độ phươngtiện giao thông, bao gồm trên phần mềm và phần cứng. Trên phần mềm hiện tại giải đang đạt độ chính xác khi phát hiện chuyển động là 98% với 8863 phương tiện trên tổng số 9035 phương tiên từ tập dataset. Trên phần cứng nhóm đã hiện thực được 2 giai đoạn xử lý trong IP và IP đã được kiểm tra đúng về mặt chức năng tuy nhiên nhóm vẫn chưa tổng hợp được thiết kế của toàn bộ IP do quá trình tổng hợp khối chức năng thực hiện gia đoạn theo dõi đối tượng vẫn chưa thành công. | FPGA, Vehicle Speed Estimate, Computer Vision, Image Processing, |
| FCE-2025-005 | 2025 | Nghiên cứu và thiết kế robot vận chuyển tài liệu trong không gian kín | TS. Đỗ Trí Nhựt | Đề tài này nhóm tập trung vào việc nghiên cứu và thiết kế một loại robot bánh xe có khả năng tự hành sử dụng công nghệ Lidar. Đầu tiên, xây dựng một mô hình robot di chuyển bằng động cơ DC công suất trung bình. Mô hình robot được tích hợp thêm các loại cảm biến cùng Lidar để thu thập tín hiệu từ môi trường xung quanh. Sau đó các dữ liệu thu thập từ cảm biến sẽ được kết hợp bởi một hệ thống xử lý để tạo bản đồ không gian xung quanh, định vị và phát hiện vật cản. Từ đó có thể điều khiển robot hoạt động một cách hiệu quả và an toàn. Nhóm đã thiết kế, xây dựng được mô hình robot di chuyển và né vật cản tự động. Robot cơ bản có thể di chuyển đến những điểm được chỉ định, né được vật cản trong môi trường thử nghiệm. Tuy nhiên, robot vẫn còn sai sót khi di chuyển trong các môi trường chật hẹp hoặc có quá nhiều vật cản phức tạp. | Robot, ROS, SLAM, Lidar, Navigation, Gmapping, Laser, Rviz. |
| FCE-2025-006 | 2025 | Thiết kế vậy lý vi điều khiển sử dụng lõi RISC-V | ThS. Tạ Trí Đức, ThS. Phạm Minh Quân | Khóa luận này nghiên cứu quy trình thử nghiệm và triển khai bộ vi điều khiển dựa trên FPGA và ASIC sử dụng công nghệ CMOS 45nm, với mục tiêu phát triển một vi điều khiển 32-bit hiệu quả, đáp ứng các yêu cầu về tài nguyên và hiệu suất. Bộ xử lý RISC-V Steel với kiến trúc RV32I được sử dụng, tích hợp RAM 4KB, Stack 1KB cùng các giao tiếp UART, SPI, GPIO và Timer, hoạt động ở tần số 50 MHz. Phương pháp nghiên cứu gồm thiết kế phần cứng, mô phỏng, tổng hợp trên FPGA DE2 và đánh giá khả năng triển khai trên ASIC CMOS 45nm. Kết quả thử nghiệm cho thấy MCU RISC-V Steel đạt hiệu suất cao với 25,797 ô logic trên FPGA, trong đó lõi Steel chiếm 4,302 ô logic. Bộ vi điều khiển duy trì ổn định ở 50 MHz, đảm bảo xử lý hiệu quả và phản hồi nhanh trong tác vụ thời gian thực. Khi triển khai trên ASIC, thiết kế đáp ứng yêu cầu về timing và tiêu thụ năng lượng thấp (6.12 mW), khẳng định tính khả thi. Nghiên cứu này chứng minh khả năng hiện thực hóa MCU RISC-V trên FPGA và ASIC, đồng thời mở ra hướng tối ưu hóa cho hệ thống nhúng công suất thấp. Trong tương lai, sẽ tích hợp ADC, DAC, mở rộng RAM để hỗ trợ FreeRTOS và bổ sung bộ tăng tốc phần cứng. | RTL, GDSII, ASIC, Physical Design, Placement, Routing, RISC-V, 32-bit Microcontroller, RV32I ISA, FPGA prototype, Design Verification |
| FCE-2025-007 | 2025 | Thiết kế IP phần cứng nhận diện biển báo giao thông | TS. Lâm Đức Khải | Nhận dạng biển báo giao thông (TSR) là một trong những thiết bị Hệ thống Hỗ trợ Lái xe (ADAS) tiên tiến trên xe hơi hiện đại. Nhóm đề xuất một phương án hiện thực phần cứng hiệu quả cao cho TSR, được chia thành hai giai đoạn. Trong giai đoạn phát hiện, chúng tôi sử dụng biến đổi màu sắc Normalized-RGB và Single-Pass Connected Component Labeling (CCL) để tìm các biển báo giao thông tiềm năng. Trong giai đoạn nhận dạng, chúng tôi sử dụng mạng nơ-ron tích chập (CNN) để phân loại các biển giao thông. Phương pháp được đề xuất đạt tỷ lệ phát hiện 88.57% và tỷ lệ nhận dạng 96.19% khi thử nghiệm với tập dữ liệu GTSDB và GTSRB. | Nhận diện biển báo giao thông, phát hiện biển báo giao thông, phân loại biển báo giao thông |
| FCE-2025-008 | 2025 | Thiết kế và hiện thực IP phần cứng nhận diện biển số xe | TS. Lâm Đức Khải | Khóa luận tập trung giải quyết các thách thức trong việc sử dụng máy học và xử lý ảnh để nhận diện biển số xe trong nhiều điều kiện thời tiết khác nhau, từ phát hiện phương tiện đến nhận diện biển số trên video với camera cố định và ảnh xe. Nghiên cứu nhằm tối ưu lựa chọn kernel cho các phép xử lý hình thái, đảm bảo độ chính xác, tốc độ và hiệu quả tài nguyên. Nhóm tiếp cận bằng cách phân tích các nghiên cứu từ các tạp chí uy tín như IEEE để xác định thách thức và chọn lọc phương pháp khả thi, tích hợp thành hệ thống hoàn chỉnh triển khai trên phần mềm và phần cứng để đánh giá hiệu quả. Kết quả đạt được so với bài báo [10] là 98.9% trong phát hiện phương tiện (cao hơn 0.7%), đạt 94% trong phát hiện biển số (thấp hơn 1.6%), và đạt 66.4% trong nhận diện biển số. So với bài báo [8], kết quả phần phát hiện biển số là 85.61%, nhận diện biển số đạt 44.8%, cao hơn 3% so với phương pháp Leave-one-dataset-out, thấp hơn 6% so với phương pháp Traditional-split. Hệ thống đã được hiện thực thành công trên phần mềm và một phần trên phần cứng thông qua Verilog với phần mềm Vivado, đánh dấu bước tiến trong phát triển hệ thống nhận diện biển số và mở ra tiềm năng nghiên cứu sâu hơn. | License plate number, nhận diện biển số, SVM |
| FCE-2025-009 | 2025 | Hệ thống giám sát và dự báo lượng mưa các tỉnh bắc trung bộ | TS. Đoàn Duy | Với khu vực các tỉnh Bắc Trung Bộ, nơi thường xuyên phải hứng chịu những cơn mưa có cường độ lớn hàng năm từ những cơn bão hoặc áp thấp nhiệt đới do vị trí địa lý và địa hình của khu vực [1], gây ra những thiên tai như lũ quét, xói mòn, sạt lở đất và thiệt hại về tài sản người và của [2] trong bối cảnh biến đổi khí hậu đang diễn biến ngày càng phức tạp [3]. Khoá luận này nghiên cứu và xây dựng một hệ thống áp dụng kiến trúc IoT (Internet of Things) và mô hình học sâu (Deep Learning) với vai trò tính toán lượng mưa dự đoán theo giờ mà một khu vực có thể hứng chịu. Thiết bị đầu cuối đóng vai trò đo đạc ba yếu tố khí tượng: nhiệt độ, độ ẩm, áp suất không khí. Về hệ thống máy chủ, nhóm sử dụng mô hình mạng nơ ron LSTM (Long Short Term Memory), là một mạng nơ-ron hồi tiếp được thường được áp dụng trong dự đoán dữ liệu chuỗi thời gian, phù hợp với bài toán dự báo lượng mưa dựa vào các yếu tố khí tượng thuỷ văn từ 24 giờ trước đó. Lượng mưa dự báo 24 giờ tiếp theo sẽ được hiển thị trên một giao diện web nhằm hỗ trợ người dùng quan sát, theo dõi. | Trí Tuệ Nhân Tạo, Học Máy, Học Sâu, Khí Tượng Thuỷ Văn, Hệ Thống nhúng, Mạng kết nối Internet vạn vật, Lượng mưa, Giám sát, Dự đoán, Hệ thống |
| FCE-2025-010 | 2025 | Ứng dụng kỹ thuật lượng tử hóa trong huấn luyện cho mô hình học sâu trên hệ thống ADAS | ThS. Phan Đình Duy, TS. Phạm Quốc Hùng | Xe tự hành hoặc là lĩnh vực đang được quan tâm và phát triển hiện nay. Không thể thiếu trên xe tự hành đó là trí tuệ nhân tạo, đặc biệt là học sâu. Do là thiết bị có giới hạn phần cứng, việc tối ưu nhằm giảm thời gian xử lý, giảm tài nguyên tiêu tốn, từ đó tăng tốc độ phản hồi của xe là điều quan trọng. Có nhiều kỹ thuật để tối ưu cho mô hình học sâu, trong đó phải kể đến lượng tử hóa. Có 2 quy trình lượng tử hóa phổ biến là lượng tử hóa hậu huấn luyện (Post Training Quantization - PTQ) và lượng tử hóa trong huấn luyện (Quantization-Aware Training - QAT). PTQ giúp tăng tốc và giảm kích thước mô hình, song gây mất mát độ chính xác khá nhiều. QAT khắc phục điểm yếu này bằng cách huấn luyện và khôi phục độ chính xác trong lượng tử hóa. Đã có nhiều nghiên cứu trên thế giới áp dụng QAT, song các đề tài tại UIT chỉ áp dụng PTQ. Đề tài này áp dụng kỹ thuật lượng tử hóa QAT để cải thiện độ chính xác. Model được sử dụng là YOLOv8 và UFLDv2, triển khai trên thiết bị nhúng Jetson Orin Nano. Kết quả tốt khi mô hình YOLOv8 áp dụng QAT cho độ chính xác cao hơn khi áp dụng PTQ mà vẫn tăng tốc độ, cho thấy hiệu quả thực tế của QAT. | Deep learning, Quantization, ADAS |
| FCE-2025-011 | 2025 | Nghiên cứu và đổi mới thuật toán theo dõi con người trong Elderly Care robot | TS. Nguyễn Minh Sơn, KS. Thân Thế Tùng | Đề tài này nghiên cứu và phát triển một hệ thống robot chăm sóc người cao tuổi (Elderly-Care Robot) nhằm giải quyết vấn đề dân số già bằng cách nhận diện, theo dõi và đồng hành cùng người cao tuổi. Robot theo dõi người với hai thành phần chính: theo dõi hình ảnh và điều khiển động cơ dựa theo hình ảnh. Tuy nhiên, các thuật toán theo dõi trực quan hiện tại gặp phải nhiều thách thức như đối tượng bị che khuất và giới hạn về tài nguyên tính toán của phần cứng. Do đó, một phương pháp theo dõi mạnh mẽ kết hợp KCF - KF và APCE được đưa ra để giải quyết những thách thức trên. Các thử nghiệm trên các tập dữ liệu đã chứng minh khả năng xử lý che khuất và hiệu năng thời gian thực với Overlap Precision đạt 0.602 trên OTB-100 và 0.247 trên LaSOT. Robot nhận dạng khuôn mặt bằng RetinaFace, MobileFaceNet, nhận dạng thân hình bằng SSD_MobileNet, theo dõi đối tượng bằng thuật toán KCF – KF – APCE và điều khiển robot giữ khoảng cách nhất định từ robot tới đối tượng. Các thực nghiệm thực tế cho thấy robot có khả năng theo dõi đối tượng trong các tình huống phức tạp như che khuất một phần, che khuất toàn phần, môi trường thiếu sáng với tốc độ trung bình là 0.513 m/s, duy trì khoảng cách 2.36m với người và đạt tỷ lệ thành công là 94.29%. | Elderly-Care Robot, Visual Object Tracking, Kernelized Correlation Filter, Kalman Filter, Average Peak-to-Correlation Energy |
| FCE-2025-012 | 2025 | Xây dựng chương trình điều khiển màn nước nghệ thuật từ xa trên Kit Raspberry | ThS. Phan Đình Duy | Khóa luận trình bày thiết kế và phân tích một hệ thống phần cứng và phần mềm nhúng, sử dụng giọt nước rơi để hiển thị hình ảnh đơn giản. Hệ thống được tạo thành từ các module kích thước dài 1.5m, cao 2m, bao gồm 96 van nước đồng bộ đóng mở, giúp tạo hình ảnh qua màn nước. Hệ thống có thể hỗ trợ những giao tiếp điều khiển hiện đại như Wifi. Hệ thống hiện tại có thể được điều khiển trên máy tính hoặc các thiết bị di động bằng cách sử dụng trình duyệt web cũng như chạy độc lập trên hệ thống nhúng riêng. Ngoài ra hệ thống còn được tích hợp các đèn LED màu chiếu sáng. Hệ thống đã chứng minh khả năng hiển thị các hình ảnh đơn giản một cách rõ nét, khi vận hành trong điều kiện phù hợp. Sự kết hợp giữa màn hình nước và đèn LED màu đã tạo nên một sản phẩm trình diễn nghệ thuật ấn tượng, mang tính ứng dụng cao trong các sự kiện văn hóa và thương mại. | Raspberry Pi, Màn nước nghệ thuật, Điều khiển từ xa, Firebase, ReactJS, Xử lý ảnh kỹ thuật số, Hệ thống nhúng |
| FCE-2025-013 | 2025 | Nghiên cứu, ứng dụng công nghệ Antenna in Package (AIP) vào việc chế tạo và đóng gói module tinyGS | PGS.TS Trịnh Lê Huy | Khoá luận tốt nghiệp của nhóm sẽ tiến hành nghiên cứu và ứng dụng công nghệ Antenna-in-Package (AiP) cùng các công nghệ đóng gói tiên tiến vào việc chế tạo và đóng gói module tinyGS dành cho nền tảng các trạm mặt đất nhận tín hiệu từ vệ tinh LEO bằng công nghệ LoRa. Đề tài sẽ bao gồm hai nội dung chính. Nội dung thứ nhất là thiết kế và chế tạo các module phần cứng dành cho trạm mặt đất trong nền tảng tinyGS được tích hợp antenna 2.4 GHz dành cho tín hiệu WiFi dựa trên công nghệ chính là Antenna-in-Package và System-in-Package. Nội dung thứ hai chính là việc đóng gói các module đã chế tạo được bằng các vật liệu có sẵn mà nhóm có thể tìm kiếm được. Đối với nội dung thứ nhất, nhóm sẽ tiến hành nghiên cứu, tìm hiểu về cách thức hoạt động của nền tảng tinyGS, từ đó xác định được các thành phần phần cứng của trạm mặt đất trong nền tảng và đưa ra những đề xuất dành cho các thiết kế của module trong đề tài. Ngoài ra, nhóm cũng sẽ nghiên cứu, tìm hiểu và mô phỏng các loại antenna phù hợp với yêu cầu của đề tài để nghiên cứu tích hợp chúng vào bên trong các module. Đối với nội dung thứ hai, nhóm cũng sẽ phải tìm hiểu về quy trình, cách thức để đóng gói các linh kiện điện tử, các module phần cứng trên thị trường để có thể tìm ra được phương pháp cũng như cách thức đóng gói các module đã chế tạo được ở nội dung thứ nhất. Cuối cùng, nhóm sẽ tiến hành các đo đạc cũng như thu thập dữ liệu của các module trong đề tài để đưa ra được những đánh giá và phương hướng phát triển tiếp theo dành cho đề tài. | System in Package, tinyGS, Ground station, Antenna-in-Package, Ceramic, Zirconia |
| FCE-2025-014 | 2025 | Đo đường huyết không xâm lấn sử dụng quang phổ cận hồng ngoại và trí tuệ nhân tạo | T.S Phạm Quốc Hùng | Bệnh tiểu đường là căn bệnh mãn tính nghiêm trọng hiện nay. Nhằm khắc phục hạn chế của phương pháp xâm lấn và ít xâm lấn, phương pháp đo nồng độ đường huyết không xâm lấn được nghiên cứu và phát triển trong luận văn này. Sử dụng tính chất của dải quang phổ VIS-NIR, định lý hấp thụ ánh sáng Beer Lambert và so sánh độ chính xác giữa các mô hình máy học, đề tài đã thiết kế thành công thiết bị đo đường huyết không xâm lấn dựa trên phần cứng chính là máy tính nhúng Raspberry Pi 4 model B, cảm biến quang phổ AS7265x và nguồn phát Halogen. Với 431 mẫu thu thập được trong tập dữ liệu, độ chính xác của mô hình máy học đạt R² = 0.86, RMSE = 7.32 mg/dl. Theo đánh giá lâm sàn, 96.552% điểm dự đoán nằm trong vùng an toàn. Độ chênh lệch trung bình so với máy đo xâm lấn là 5.681%. Công nghệ IoMT được tích hợp để theo dõi và lưu trữ nồng độ glucose trong 30 ngày gần nhất. | Embedded System, Blood Glucose, Visible-Near InfraRed, multi-spectral sensor, Vivo testing, Clarke Error Grid |
| FCE-2025-015 | 2025 | Ứng dụng kỹ thuật lượng tử hóa trong huấn luyện cho mô hình học sâu trên hệ thống ADAS | ThS. Phan Đình Duy, TS. Phạm Quốc Hùng | Xe tự hành hoặc là lĩnh vực đang được quan tâm và phát triển hiện nay. Không thể thiếu trên xe tự hành đó là trí tuệ nhân tạo, đặc biệt là học sâu. Do là thiết bị có giới hạn phần cứng, việc tối ưu nhằm giảm thời gian xử lý, giảm tài nguyên tiêu tốn, từ đó tăng tốc độ phản hồi của xe là điều quan trọng. Có nhiều kỹ thuật để tối ưu cho mô hình học sâu, trong đó phải kể đến lượng tử hóa. Có 2 quy trình lượng tử hóa phổ biến là lượng tử hóa hậu huấn luyện (Post Training Quantization - PTQ) và lượng tử hóa trong huấn luyện (Quantization-Aware Training - QAT). PTQ giúp tăng tốc và giảm kích thước mô hình, song gây mất mát độ chính xác khá nhiều. QAT khắc phục điểm yếu này bằng cách huấn luyện và khôi phục độ chính xác trong lượng tử hóa. Đã có nhiều nghiên cứu trên thế giới áp dụng QAT, song các đề tài tại UIT chỉ áp dụng PTQ. Đề tài này áp dụng kỹ thuật lượng tử hóa QAT để cải thiện độ chính xác. Model được sử dụng là YOLOv8 và UFLDv2, triển khai trên thiết bị nhúng Jetson Orin Nano. Kết quả tốt khi mô hình YOLOv8 áp dụng QAT cho độ chính xác cao hơn khi áp dụng PTQ mà vẫn tăng tốc độ, cho thấy hiệu quả thực tế của QAT. | Deep learning, Quantization, ADAS |
| FCE-2025-016 | 2025 | Xây dựng hệ thống hỗ trợ nông nghiệp ứng dụng trong vườn cà chua | Ths Phan Đình Duy | Việt Nam là một trong những quốc gia có nền nông nghiệp còn chiếm tỉ trọng khá cao trong nền kinh tế đã và đang phải đối mặt với các thách thức về biến đổi khí hậu và ô nhiễm môi trường. Bên cạnh đó, việc chuyển dịch cơ cấu kinh tế làm cho ngành nông nghiệp càng ngày càng thiếu hụt nguồn nhân lực. Vậy nên việc tìm kiếm các giải pháp về chuyển đổi số và ứng dụng công nghệ cao vào sản xuất ngày càng được chú trọng và ưu tiên. Nổi lên trong các giải pháp hiện nay là áp dụng Internet of Things (IoT) vào trong nông nghiệp. Một hệ thống vườn tích hợp IoT là sự kết hợp giữa dữ liệu số và nhận diện hình ảnh để giám sát tình trạng của cây trồng sẽ giúp giảm bớt công sức và chi phí, đồng thời tăng cường hiệu quả trong sản xuất. Mục tiêu của đề tài là xây dựng một hệ thống điều khiển vườn cây nhà kính tích hợp IoT, bao gồm thu thập dữ liệu, xử lý và truyền tải thông tin tới người dùng cũng như tự động hoá việc chăm sóc cho cây. Đồng thời sử dụng mô hình CNN để nhận diện, phân loại bệnh trên lá cây trồng, cụ thể là trên lá của cây cà chua. Cung cấp các cách điều trị cho người dùng và hỗ trợ hạn chế lây lan bệnh. Kết quả đạt được của đề tài hiên tại là một hệ thống có thể nhận được dữ liệu được thu thập từ các cảm biến thông qua Node Sensor, hiển thị lên Webserver tương ứng với từng Node để người dùng theo dõi. Ngoài ra có thể điều khiển được các Node Actuator có trong hệ thống nhằm mục đích điều chỉnh môi trường sao cho phù hợp với các thông số được cài đặt sẵn. Hoặc điều khiển Thủ công hoặc Tự động. Ngoài ra, Node Camera sẽ chụp lại ảnh lá cây, chuyển đổi dữ liệu thành dạng chuỗi base64 để gửi đến hệ thống. Dựa vào mô hình phân loại, hệ thống sẽ nhận diện và trả về kết quả hiển thị lên Webserver. Về phần xử lý nhận diện và phân loại các bệnh trên lá cây cà chua, sử dụng mô hình EfficientNetB0 với tập dữ liệu chụp ảnh lá cây cà chua trên nền trơn, định dạng JPEG với độ phân giải 256x256, bao gồm 9000 ảnh huấn luyện, 1000 ảnh thẩm định và 1000 ảnh kiểm tra chia đều cho 10 nhãn (9 nhãn bệnh và 1 nhãn khoẻ mạnh). Kết quả cho ra độ chính xác đạt 96-96,2% trên tập thẩm định và hơn 80% trên tập kiểm tra, trong đó nhãn có tỉ lệ chính xác cao nhất là Heathy (Khoẻ mạnh) với 98% và thấp nhất là Target Spot (Bệnh đốm lá) với 83%. Kết luận của đề tài là hệ thống còn nhiều hạn chế như hoạt động dựa vào kết nối WiFi nên chỉ áp dụng trong phạm vi nhỏ như vườn nhà kính, chưa thể tự điều trị cho cây khi phát hiện ra bệnh và mô hinh phân loại bệnh có độ chính xác chưa cao | Hệ thống hỗ trợ nông nghiệp, Nhận diện bệnh trên lá cây cà chua, Internet of Things (IoT) |
| FCE-2025-017 | 2025 | Nghiên cứu, thử nghiệm hệ thống điểm danh bằng thẻ sinh viên và quét khuôn mặt để nhận dạng | Ths. Phan Đình Duy; Ths. Phạm Quốc Hùng | Đề tài này nghiên cứu về hệ thống điểm danh sinh viên bằng nhận diện khuôn mặt và sử dụng ứng dụng android để ghi nhận và tổng hợp thông tin điểm danh. Mục đích là nghiên cứu được một hệ thống điểm danh nhanh gọn và chính xác, xây dựng ứng dụng dễ sử dụng. Sử dụng Raspberry Pi 4 để tích hợp thuật toán MTCNN để nhận diện khuôn mặt, kho dữ liệu là Firebase và Android là nền tảng để phát triển ứng dụng. Kết quả đạt được là hệ thống hoạt động ổn định quá trình điểm danh và gửi thông tin về ứng dụng Android. | Nhận diện khuôn mặt; Raspberry Pi 4; ứng dụng Android; Firebase; MTCNN |
| FCE-2025-018 | 2025 | Thiết kế cảm biến áp suất điện dung MEMS cho thiết bị đo huyết áp | Th.S Hồ Ngọc Diễm | Báo cáo trình bày thiết kế và mô phỏng cảm biến áp suất điện dung MEMS dành cho thiết bị đo huyết áp, sử dụng phần mềm COMSOL Multiphysics. Nghiên cứu tập trung vào phân tích sự dịch chuyển của màng cảm biến, độ nhạy và sự thay đổi điện dung theo áp suất. Nghiên cứu thực hiện mô phỏng với nhiều thông số khác nhau về kích thước màng, độ dày và khoảng cách giữa hai bản cực. Kết quả chỉ ra rằng màng kích thước 1000×1000µm, dày 16µm và khoảng cách 7µm giữa hai bản cực cho độ nhạy điện dung tối ưu là 3.9fF/KPa. Màng polysilicon cho độ nhạy cao nhất so với các vật liệu khác. Kết luận cho thấy thiết kế này có tiềm năng ứng dụng trong thiết bị đo huyết áp. | Gap, thickness, MEMS, capacitance, displacement |
| FCE-2025-019 | 2025 | Thiết kế IP chuyển đổi dữ liệu đa mặt phẳng cho luồng dữ liệu tuần tự từ camera và cảm biến trong chip ô tô | ThS. Phan Đình Duy, TS. Phạm Quốc Hùng | Luận văn tập trung vào việc thiết kế và triển khai một IP (Intellectual Property) nhằm chuyển đổi dữ liệu từ các luồng nguyên bản nối tiếp từ các nguồn khác nhau như camera, LiDAR, và RADAR trên xe hơi được gọi là CSI2DMA (Camera Serial Interface 2 Direct Memory Access) . IP này sẽ xử lý dữ liệu hình ảnh từ giao thức MIPI CSI-2 và thực hiện các chức năng chính như chuyển đổi dữ liệu sang định dạng phẳng pixel stream format, phân tách dữ liệu theo kênh của từng nguồn và lưu trữ vào bộ nhớ thông qua bus AXI3 (Advanced eXtensible Interface 3) với độ rộng 128 bit bằng cơ chế truy cập bộ nhớ trực tiếp DMA. Mục tiêu là đảm bảo khả năng xử lý dữ liệu hình ảnh chính xác, hiệu quả, đáp ứng yêu cầu thời gian thực của hệ thống AI như NPU. Về mặt chức năng, IP đã được kiểm tra đầy đủ và hoạt động chính xác trong môi trường thử nghiệm (UT) của Synopsys . Bên cạnh đó, thiết kế được tối ưu về cấu trúc và sử dụng thư viện cell chuẩn Arm Artisan 5nm Samsung đã giúp IP đạt hiệu năng cao, kích thước nhỏ gọn và tiêu thụ điện năng thấp. Cụ thể, IP đã sử dụng 137.66 triệu cổng logic, chiếm diện tích 97423.35 µm2 và tiêu thụ chỉ 2.137 W. | CSI2DMA, Chuyển đổi dữ liệu đa mặt phẳng, MIPI CSI-2, Truy cập trực tiếp bộ nhớ |
| FCE-2025-020 | 2025 | Thiết kế bộ quản lý năng lượng, clock, reset cho SoC trong xe hơi | ThS Phan Đình Duy, TS Phạm Quốc Hùng | Nhu cầu về các hệ thống trên chip (SoC) trong ngành công nghiệp ô tô ngày càng tăng, song song với đó độ lớn và độ phức tạp của các SoC cũng cao hơn. Việc quản lý năng lượng, các tín hiệu clock và reset, gọi tắt là PCR, cho các SoC là rất phức tạp và cần có các IP để hỗ trợ việc này. Các phương pháp thiết kế phần quản lý năng lượng, clock, reset trên thị trường đi theo hai hướng: Sử dụng mạch logic và các máy trạng thái cố định để điều khiển (Nhược điểm là khó linh động, không có tính tái sử dụng) hoặc sử dụng CPU IP thương mại để quản lý (tốn nhiều tài nguyên phần cứng do phần lớn CPU thương mại được thiết kế với đầy đủ tính năng và tập lệnh. Ngoài ra, rất khó có thể tìm được trên thị trường IP đáp ứng các yêu cầu trên và đạt tiêu chuẩn an toàn chức năng ASIL-D (ISO 26262). Đề tài sẽ thiết kế IP quản lý PCR dùng một CPU tối giản để dễ dàng điều khiển và thay đổi thứ tự hoạt động (flow control), đồng thời hỗ trợ các tính năng đảm bảo an toàn chức năng để đạt các yêu cầu theo tiêu chuẩn ASIL-D .Mục tiêu của đề tài là thiết kế PCR vừa có tính linh động, tái sử dụng, và tài nguyên phần cứng thấp, đảm bảo đạt các yêu cầu đảm bảo an toàn chức theo tiêu chuẩn ASIL-D, có khả năng tự động điều chỉnh tần số xung clock khi hệ thống đạt đến một ngưỡng nhiệt độ hoặc bị giảm điện áp một cách đột ngột. Hiện tại đề tài đã hoàn thành được kiến trúc hệ thống IP, viết RTL code, và mô phỏng chức chức năng, sửa lỗi cho toàn bộ hệ thống (CPU, BUS, SFR, Clock/reset controller, Q/P-channel controller); áp dụng các phương pháp an toàn chức năng cho hệ thống. | năng lượng, clock, reset, bộ quản lý, xe hơi, an toàn chức năng |
| FCE-2025-021 | 2025 | Thiết kế thiết bị thu thập chất lượng không khí trong nhà | PGS.TS.Trịnh Lê Huy | Một khía cạnh quan trọng của Smart Building là giám sát chất lượng không khí trong nhà, yếu tố ảnh hưởng trực tiếp đến sức khỏe và sự thoải mái của người ở.Thiết bị giám sát chất lượng không khí là phần không thể thiếu của Smart Building, cung cấp dữ liệu theo thời gian thực về các chất gây ô nhiễm như carbon dioxide (CO2), hợp chất hữu cơ dễ bay hơi (VOC) và các chất có hại khác. Hiệu quả của các thiết bị này phụ thuộc nhiều vào công nghệ truyền thông truyền dữ liệu tới hệ thống điều khiển trung tâm hoặc giao diện người dùng. Đề tài nghiên cứu của khóa luận sẽ tập trung vào việcthiết bị giám sát chất lượng không khí và môi trường trong nhà kết hợp giữa công nghệ WiFi và LoRa mang lại những đột phá quan trọng trong lĩnh vực này. Bằng cách tận dụng phạm vi truyền thông dài và tiêu thụ năng lượng thấp của LoRa cùng với thông lượng dữ liệu cao và khả năng kết nối phổ biến của WiFi, thiết bị của chúng tôi có thể thu thập và truyền tải dữ liệu từ nhiều loại cảm biến một cách tối ưu. Điều này cho phép hệ thống cung cấp các thông tin quan trọng về môi trường trong thời gian thực, nâng cao độ tin cậy và hiệu quả năng lượng, đồng thời đảm bảo sự an toàn và sức khỏe cho người sử dụng. Thiết bị RF-SB xử lý dữ liệu và gửi gói tin đến WiFi Router hoặc LoRa Gateway tùy thuộc vào tình trạng nguồn điện. Các gói tin sẽ được chuyển đến Cloud Server để lưu trữ và xử lý. Thông tin môi trường sau khi được xử lý có thể hiển thị trên nhiều thiết bị, phục vụ nhu cầu giám sát của người dùng.Thiết bị RF-SB có tầm phủ sóng trong khoảng 1.2km với điều kiện không có vật cản. Nhóm sử dụng phần mềm OTII để ước tính thời gian sử dụng của RF-SB, với pin dự phòng 1950mAh là khoảng 5 ngày. Nhóm đã tiến hành tối ưu hóa cấu trúc antenna, phần cứng và phần mềm, đảm bảo thiết bị hoạt động ổn định, tiết kiệm năng lượng và phù hợp với các điều kiện vận hành trong nhà. Quá trình thử nghiệm thực tế cho thấy hệ thống hoạt động hiệu quả, cung cấp dữ liệu giám sát chất lượng không khí đầy đủ và chính xác, ngay cả trong môi trường có không có kết nối Internet, mất điện. | IoT system, LoRa, Wifi, SB, indoor air quality, collection system |
| FCE-2025-022 | 2025 | Thiết kế và xây dựng chatbox song ngữ Anh-Việt dựa trên giọng nói | TS. Đỗ Trí Nhựt | Trong bối cảnh chuyển đổi số toàn cầu, công nghệ AI và IoT thúc đẩy sự phát triển của các hệ thống chatbot giọng nói thông minh, nhưng các sản phẩm quốc tế như Misa hay EMO Robot có chi phí cao và chủ yếu hỗ trợ một ngôn ngữ, trong khi các nghiên cứu trong nước về chatbot song ngữ còn ở giai đoạn nguyên mẫu, đề tài này nhằm thiết kế và xây dựng một chatbot song ngữ Anh-Việt chi phí thấp trên nền tảng Raspberry Pi 4, tích hợp nhận diện giọng nói (STT) và chuyển văn bản thành giọng nói (TTS) để giao tiếp tự nhiên và điều khiển thiết bị smarthome, sử dụng mô hình LSTM để phân loại ngôn ngữ dựa trên đặc trưng MFCC, dữ liệu âm thanh được xử lý qua thư viện SpeechRecognition và Google Web Speech API, huấn luyện trên tập dữ liệu resample ở 16000 Hz với 85% dữ liệu huấn luyện và 15% xác thực, tích hợp Gemini API để trả lời câu hỏi và Pygame, YoutubeSearch để quản lý nhạc, kết quả cho thấy mô hình đạt độ chính xác 98.91% trong phân loại ngôn ngữ, hệ thống chatbot đạt độ chính xác 90% (tiếng Anh) và 70% (tiếng Việt) khi trả lời câu hỏi, 80-100% cho các lệnh điều khiển và phát nhạc, thời gian thực thi từ 4-9 giây, tuy nhiên còn hạn chế khi xử lý tiếng ồn và câu ngắn tiếng Việt, đề tài đã thành công xây dựng một hệ thống khả thi, góp phần thúc đẩy ứng dụng AI và IoT tại Việt Nam, nhưng cần cải thiện khả năng chống nhiễu và tối ưu độ trễ để nâng cao trải nghiệm người dùng. Từ khóa: Chatbot song ngữ, Nhận diện giọng nói, AI, IoT, Raspberry Pi 4, LSTM, MFCC, Google Web Speech API, Gemini API, Smarthome. | Chatbox, Song ngữ Anh-Việt, Nhận diện giọng nói, AI, IoT, CNN, MFCC, Raspberry Pi, Smarthome |
| FCE-2025-023 | 2025 | Thiết kế và xây dựng chatbox song ngữ Anh-Việt dựa trên giọng nói | TS. Đỗ Trí Nhựt | Trong bối cảnh chuyển đổi số toàn cầu, công nghệ AI và IoT thúc đẩy sự phát triển của các hệ thống chatbot giọng nói thông minh, nhưng các sản phẩm quốc tế như Misa hay EMO Robot có chi phí cao và chủ yếu hỗ trợ một ngôn ngữ, trong khi các nghiên cứu trong nước về chatbot song ngữ còn ở giai đoạn nguyên mẫu, đề tài này nhằm thiết kế và xây dựng một chatbot song ngữ Anh-Việt chi phí thấp trên nền tảng Raspberry Pi 4, tích hợp nhận diện giọng nói (STT) và chuyển văn bản thành giọng nói (TTS) để giao tiếp tự nhiên và điều khiển thiết bị smarthome, sử dụng mô hình LSTM để phân loại ngôn ngữ dựa trên đặc trưng MFCC, dữ liệu âm thanh được xử lý qua thư viện SpeechRecognition và Google Web Speech API, huấn luyện trên tập dữ liệu resample ở 16000 Hz với 85% dữ liệu huấn luyện và 15% xác thực, tích hợp Gemini API để trả lời câu hỏi và Pygame, YoutubeSearch để quản lý nhạc, kết quả cho thấy mô hình đạt độ chính xác 98.91% trong phân loại ngôn ngữ, hệ thống chatbot đạt độ chính xác 90% (tiếng Anh) và 70% (tiếng Việt) khi trả lời câu hỏi, 80-100% cho các lệnh điều khiển và phát nhạc, thời gian thực thi từ 4-9 giây, tuy nhiên còn hạn chế khi xử lý tiếng ồn và câu ngắn tiếng Việt, đề tài đã thành công xây dựng một hệ thống khả thi, góp phần thúc đẩy ứng dụng AI và IoT tại Việt Nam, nhưng cần cải thiện khả năng chống nhiễu và tối ưu độ trễ để nâng cao trải nghiệm người dùng. Từ khóa: Chatbot song ngữ, Nhận diện giọng nói, AI, IoT, Raspberry Pi 4, LSTM, MFCC, Google Web Speech API, Gemini API, Smarthome. | Chatbox, Song ngữ Anh-Việt, Nhận diện giọng nói, AI, IoT, CNN, MFCC, Raspberry Pi, Smarthome |
| FCE-2025-024 | 2025 | Hệ thống phát hiện và phân loại phương tiện đi sai làn đường sử dụng kỹ thuật lượng tử hóa sau huấn luyện trên Raspberry Pi | ThS. Phan Đình Duy | Đề tài tập trung vào xây dựng một hệ thống giám sát phương tiện giao thông di chuyển sai làn đường thông qua video thu từ camera. Nhóm đề xuất sử dụng mô hình YOLOv11 kết hợp lượng tử hóa sau huấn luyện để phát hiện phương tiện với tốc độ xử lí cao và giảm yêu cầu phần cứng. Các phương tiện được phân loại thành xe máy, ô tô, xe tải và xe khách, sau đó so sánh với biển báo làn đường để xác định vi phạm. Thuật toán ByteTrack được tích hợp nhằm duy trì theo dõi ổn định trong suốt quá trình di chuyển. Hệ thống được thiết kế tối ưu cho thiết bị nhúng như Raspberry Pi, đồng thời sử dụng bộ dữ liệu phù hợp với đặc điểm giao thông tại Việt Nam. Kết quả của hệ thống sẽ giúp cải thiện ý thức tham gia giao thông và hạn chế việc di chuyển sai làn đường. | Object detection, Object tracking, YOLOv11, Post-training quantization, ByteTrack, Embedded AI, Raspberry Pi, Lane violation detection, OpenVINO, Edge computing. |
| FCE-2025-025 | 2025 | Tổng hợp bậc cao từ Python đến RTL cho mạng nơ-ron sâu trên hệ thống SoC | Trần Thị Điểm | Mạng nơ-tron sâu(DNNs) đã chứng minh được hiệu quả vượt trội trong nhiều lĩnh vực: phân loại hình ảnh, xử lý tín hiệu, .... Tuy nhiên, với sự đa dạng và phức tạp trong của các ứng dụng như vậy, yêu cầu đối với các mạng DNNs trở nên khắt khe, đồng thời đòi hỏi hiệu suất tính toán cao và thới gian xử lý nhanh chóng. Trong bối cảnh ấy, những công cụ tổng hợp bậc cao(HLS) xuất hiện như một giải pháp tiềm năng. Nhưng những công cụ ấy thường lấy đầu vào là các ngôn ngữ bậc thấp như C/C++, SystemC,.. Trong khi các thiết kế DNN thường được tạo ra ở các ngôn ngữ bậc cao như keras, pytorch,... Đề tài trình bày một giải pháp cho phép người dùng chuyển đổi mô hình DNN từ ngôn ngữ bậc cao sang RTL dễ dàng bằng cách sử dụng kết hợp giữa Py2C tự phát triển để chuyển mô hình từ Python sang C++ và Vitis HLS để thực hiện chuyển từ C++ sang RTL IP. | Deep Neural Network, Accelerator, High-Level Synthesis, Fixed-Point |
| FCE-2025-026 | 2025 | Tổng hợp bậc cao từ Python đến RTL cho mạng nơ-ron sâu trên hệ thống SoC | Trần Thị Điểm | Mạng nơ-tron sâu(DNNs) đã chứng minh được hiệu quả vượt trội trong nhiều lĩnh vực: phân loại hình ảnh, xử lý tín hiệu, .... Tuy nhiên, với sự đa dạng và phức tạp trong của các ứng dụng như vậy, yêu cầu đối với các mạng DNNs trở nên khắt khe, đồng thời đòi hỏi hiệu suất tính toán cao và thới gian xử lý nhanh chóng. Trong bối cảnh ấy, những công cụ tổng hợp bậc cao(HLS) xuất hiện như một giải pháp tiềm năng. Nhưng những công cụ ấy thường lấy đầu vào là các ngôn ngữ bậc thấp như C/C++, SystemC,.. Trong khi các thiết kế DNN thường được tạo ra ở các ngôn ngữ bậc cao như keras, pytorch,... Đề tài trình bày một giải pháp cho phép người dùng chuyển đổi mô hình DNN từ ngôn ngữ bậc cao sang RTL dễ dàng bằng cách sử dụng kết hợp giữa Py2C tự phát triển để chuyển mô hình từ Python sang C++ và Vitis HLS để thực hiện chuyển từ C++ sang RTL IP. | Deep Neural Network, Accelerator, High-Level Synthesis, Fixed-Point |
| FCE-2025-027 | 2025 | Phát triển trình mô phỏng SoC | Ths. Phạm Minh Quân, KS. Trần Đại Dương | Trước thực trạng trong việc giảng dạy các kiến thức về SoC cấp thiết cần có một trình mô phỏng hỗ trợ việc dạy và học. Để đáp ứng được nhu cầu đó, nhóm nghiên cứu đề xuất giải pháp là xây dựng một trang công cụ mô phỏng đơn giản, dễ dàng tiếp cận với đa số người dùng, được triển khai trên nền web, dựa trên việc mô phỏng một số thành phần tiêu biểu trong SoC. Trình mô phỏng hướng đến mục tiêu phục vụ giáo dục, hỗ trợ người dùng bắt đầu tìm hiểu về SoC. Đề tài nghiên cứu sẽ hướng đến việc phát triển một trang công cụ trên nền web với mục tiêu mô phỏng hành vi của một SoC với các thành phần tiêu biểu. Sau quá trình nghiên cứu và thực hiện, sản phẩm cuối cùng của đề tài là bộ công cụ mô phỏng SoC với các thành phần điển hình như: bộ xử lý, đơn vị quản lý bộ nhớ, đơn vị truy xuất bộ nhớ trực tiếp, các hệ thống liên kết nối, bộ nhớ chính và ma trận đèn LED. Hệ thống có thể giao tiếp với người dùng thông qua trình soạn thảo mã nguồn. Các thành phần bên trong SoC được mô phỏng có thể hoạt động và phối hợp hoạt động với nhau. Giao diện phần nhìn có bố cục rõ ràng, các chức năng hoạt động ổn định. Có thể nói sản phẩm của đề tài đã thành công trong việc xây dựng nền tảng cho các nghiên cứu về phát triển một bộ mô phỏng SoC phục vụ mục đích giáo dục. Trang công cụ là sản phẩm của đề tài đã mang đến những kết quả tích cực ban đầu. Giao diện và chức năng ổn định, dễ dàng tiếp cận với đa số người dùng. Về ưu điểm, sản phẩm nghiên cứu đã thành công trong việc phát triển bộ công cụ cơ bản dễ dàng tiếp cận với người dùng. Bộ mô phỏng đã có thể mô phỏng cơ bản chức của các thành phần được đề xuất bên trong SoC, nâng mức độ mô phỏng lên mức hệ thống trên chip không còn chỉ xoay quanh bộ vi xử lý. Về nhược điểm, sản phẩm của đề tài chỉ mang đến cái nhìn cơ bản, cung cấp mức độ mô phỏng ở mức thông hiểu, chưa hoàn toàn sát với các hệ thống SoC trong thực tế. Dựa trên nền tảng đã được xây dựng, hệ thống vẫn còn có thể cải tiến ở nhiều khía cạnh như mở rộng tập lệnh cho bộ xử lý, hệ thống còn có thể tăng cường mức độ hoàn thiện thông qua việc bổ sung các thành phần quan trọng khác như bộ nhớ đệm (cache) đồng thời mở rộng kiến trúc kết nối thành TL-C. Phát triển các cơ chế xử lý lỗi trang. Thông qua việc thu thập các ý kiến phản hồi từ người dùng, hệ thống có thể phát triển giao diện nhằm mục đích hoàn thiện hơn và nâng cao trải nghiệm người dùng. | SoC, Mô phỏng SoC, Công cụ học tập SoC |
| FCE-2025-028 | 2025 | Thiết kế môi trường kiểm định CPU RISC-V RV64I với bộ mở rộng I, M, C | TS. Trần Thị Điểm | Kiến trúc RISC-V[1] ngày càng phổ biến nhờ mã nguồn mở, miễn phí và được hỗ trợ mạnh mẽ từ cộng đồng, giúp cung cấp các công cụ phát triển phong phú như trình biên dịch, môi trường IDE và hệ điều hành, phù hợp cho nhiều ứng dụng nhúng. Với đặc tả cơ bản đã ổn định, RISC-V đảm bảo tính tương thích trên mọi lõi tuân thủ, cùng khả năng mở rộng linh hoạt để đáp ứng các yêu cầu tùy chỉnh. Được phát triển bởi tổ chức RISC-V Foundation với sự tham gia của hơn 100 thành viên như Google, Nvidia và Qualcomm, RISC-V tiếp tục khẳng định vị thế qua việc hợp tác cùng các trung tâm khoa học và ngành công nghiệp. Do đó, việc phát triển môi trường kiểm định RISC-V là vô cùng quan trọng để nâng cao hiệu quả trong thiết kế và phát triển các kiến trúc CPU dựa trên RISC-V. | RISC-V, Google RISC-V DV, Verification, SPIKE, Environment |
| FCE-2025-029 | 2025 | Phát triển bộ tăng tốc mã hóa hậu lượng tử SPHINCS+ tốc độ cao trên FPGA | TS.Phạm Hoài Luân, TS.Lâm Đức Khải | Sự phát triển nhanh của các hệ thống tính toán lớn, đặc biệt trong bảo mật IoT, đòi hỏi phần cứng tốc độ cao và tiêu thụ năng lượng thấp cho mật mã hậu lượng tử (PQC). Tuy nhiên, các giải pháp hiện tại vẫn còn hạn chế về hiệu năng và hiệu quả năng lượng. Luận văn này giới thiệu OSA (Octa-core SPHINCS+ Accelerator) – bộ gia tốc SPHINCS+-SHA-256 được thiết kế tối ưu về tốc độ và điện năng. OSA sử dụng tổ chức bộ nhớ hiệu quả và cụm tám lõi SHA-256 để tăng tốc quy trình WOTS+, FORS. Thử nghiệm trên FPGA Xilinx ZCU102 cho thấy OSA đạt tốc độ ký nhanh hơn ít nhất 7.34 lần so với các thiết kế FPGA trước đó, giảm độ trễ ký 83.2%, tăng tốc độ ký 4.7 đến 5.95 lần, cải thiện PDP 5.95 đến 8.6 lần, và hiệu quả tài nguyên ADP hơn từ 1,65 đến 27,8 lần. So với CPU cao cấp, OSA nhanh hơn 2.19 đến 7.61 lần và hiệu quả năng lượng cao hơn 17.46 đến 45.17 lần. | Post-Quantum Cryptography, SPHINCS+, FPGA, cryptography, IoT security |
| FCE-2025-030 | 2025 | Nghiện cứu và xây dựng robot tự động khám phá môi trường | ThS. Tạ Trí Đức | Khóa luận tập trung phát triển một hệ thống robot tự hành có khả năng khám phá môi trường trong nhà một cách tự động, kết hợp xây dựng bản đồ, nhận diện và định vị con người qua ảnh RGB-D, cùng với xác định nguồn phát âm thanh bằng beamforming. Robot sử dụng thuật toán Frontier-based Exploration được cải tiến thành EWFD để tăng hiệu quả khám phá. Hệ thống tích hợp SLAM Cartographer để xây dựng bản đồ 2D thời gian thực từ Lidar, IMU và Encoder. Điều hướng được thực hiện qua Navigation Stack với Global Planner dùng thuật toán Dijkstra và Local Planner dùng DWA. Nhận diện người thông qua YOLO11-Pose và theo dõi bằng ByteTrack, dữ liệu được ánh xạ lên bản đồ. Định vị âm thanh sử dụng Maix Bit K210 và mảng mic 6+1 cùng thuật toán Delay-and-Sum Beamforming. Toàn bộ hệ thống chạy trên nền tảng ROS Melodic với máy tính nhúng Jetson Xavier NX, đảm bảo hoạt động ổn định trong môi trường phức tạp mà không cần can thiệp thủ công. | Autonomous robot, environment exploration, SLAM, Navigation Stack, 2D mapping, localization, YOLO11-Pose, human detection, sound source localization, beamforming, ByteTrack, frontier-based exploration, behavior tree, Jetson Xavier NX, Lidar A2M8, IMU BNO080, RealSense D435i, ROS Melodic, EWFD, K210. |
| FCE-2025-031 | 2025 | Thiết kế bộ điều khiển đồng bộ cache cho hệ thống đa vi xử lý dựa trên lõi CPU RISC-V RV32I | ThS. Phạm Minh Quân, KS. Trần Đại Dương | Trong hệ thống đa lõi, mỗi lõi thường có bộ nhớ đệm (Cache) riêng để tăng tốc độ truy xuất dữ liệu. Khi thực hiện cùng một chương trình với nhiều luồng (Multi-thread) sẽ xuất hiện vùng nhớ chia sẻ dùng chung giữa các luồng, việc truy cập và chỉnh sửa dữ liệu ở vùng này sẽ có thể dẫn đến góc nhìn khác nhau đối với dữ liệu tại các bản sao của nó, vấn đề này gọi là Cache Coherence. Vì vậy việc thiết kế trình điều khiển Cache Coherence là cần thiết nhằm đảm bảo tính chính xác của dữ liệu, góp phần tối ưu hóa hiệu suất và cải thiện độ tin cậy của hệ thống. Khóa luận thực hiện thiết kế phần cứng bộ điều khiển Cache Coherence theo kiến trúc 4-Way Set Associative trong hệ thống đa vi xử lý hỗ trợ 2 lõi, sử dụng giao thức Cache Coherence MOESI Snoopy để giải quyết vấn đề đồng nhất dữ liệu giữa các lõi trên kênh giao tiếp chung AXI Bus mở rộng ACE. Thiết kế lõi xử lý RISC-V RV32I pipeline 5 tầng tích hợp I-Cache và D-Cache để thực thi chương trình một cách hiệu quả. Bên cạnh đó, xây dựng mô hình kiểm thử hệ thống 2 vi xử lý bằng phần mềm, gồm 2 lõi xử lý RISC-V RV32I, 2 I-Cache, 2 D-Cache, AXI Bus với mở rộng ACE và bộ nhớ chính.Kết quả khóa luận sau khi đạt được của nhóm gồm: Hoàn thành thiết kế phần cứng và kiểm thử hệ thống đa vi xử lý hỗ trợ 2 lõi RISC-V RV32I có tích hợp giải quyết Cache Coherence hiệu quả, xây dựng được mô hình kiểm thử bằng phần mềm đồng thời thực hiện đồng kiểm thử và so sánh kết quả thực thi giữa phần cứng và phần mềm, tần số hoạt động của các thiết kế thành phần và toàn hệ thống đạt khá cao (đều trên 120MHz) đồng thời hiện thực thành công lên FPGA cho ra kết quả đúng như mong đợi. Về phần hướng phát triển của đề tài, nhóm xin đề xuất tinh chỉnh thiết kế để hỗ trợ được nhiều lõi xử lý hơn, cũng như tích hợp thêm các thành phần khác như DMA, MMU và các I/O khác để hệ thống đa vi xử lý hoàn chỉnh hơn. | Cache Coherence, Multiway Set Associative Cache, RISC-V RV32I, Shared Memory Multiprocessors |
| FCE-2025-032 | 2025 | Đo pH không xâm lấn trong nước sử dụng quang phổ cận hồng ngoại và học máy | Phạm Quốc Hùng | This report details the final outcomes of a project to develop a non-invasive, cost-effective system for monitoring water pH levels using near-infrared (NIR) spectroscopy and machine learning. The system utilizes an economical AS7265x NIR sensor and a Raspberry Pi 4B for data acquisition and processing. A dataset of 700 water samples, with pH values ranging from 3 to 10, was collected and analyzed. Raw spectral data was preprocessed using Standard Scaler, and regression models including Random Forest (RF), Gaussian Process Regression (GPR), and Ridge Regression were developed, with hyperparameters tuned via Bayesian Optimization. The results affirm the system's efficacy, with RF and GPR models demonstrating strong predictive capabilities (Test R2 = 0.955, RMSE = 0.46). These findings validate the integration of NIR spectroscopy with machine learning as a robust, low-maintenance solution for real-time pH monitoring in environmental, industrial, and agricultural applications. | NIR, Non-Invasive pH Monitoring, Machine Learning, Standard Scaler, Water pH |
| FCE-2025-033 | 2025 | Đo pH không xâm lấn trong nước sử dụng quang phổ cận hồng ngoại và học máy | TS. Phạm Quốc Hùng | This report details the final outcomes of a project to develop a non-invasive, cost-effective system for monitoring water pH levels using near-infrared (NIR) spectroscopy and machine learning. The system utilizes an economical AS7265x NIR sensor and a Raspberry Pi 4B for data acquisition and processing. A dataset of 700 water samples, with pH values ranging from 3 to 10, was collected and analyzed. Raw spectral data was preprocessed using Standard Scaler, and regression models including Random Forest (RF), Gaussian Process Regression (GPR), and Ridge Regression were developed, with hyperparameters tuned via Bayesian Optimization. The results affirm the system's efficacy, with RF and GPR models demonstrating strong predictive capabilities (Test R2 = 0.955, RMSE = 0.46). These findings validate the integration of NIR spectroscopy with machine learning as a robust, low-maintenance solution for real-time pH monitoring in environmental, industrial, and agricultural applications. | NIR, Non-Invasive pH Monitoring, Machine Learning, Standard Scaler, Water pH |
| FCE-2025-034 | 2025 | Thiết kế hệ thống SoC dựa trên bộ xử lý RISC-V 32-bit với mã hoá H.264 nội khung trên FPGA | Thạc sĩ Ngô Hiếu Trường | Đề tài trình bày thiết kế và hiện thực một hệ thống SoC tích hợp bộ xử lý RISC-V RV32I do nhóm tự phát triển nhằm điều khiển lõi mã hoá video H.264 nội khung trên nền tảng FPGA thông qua giao tiếp AXI-Lite, trong bối cảnh nhu cầu mã hoá video thời gian thực ngày càng cao và các giải pháp hiện tại như CPU, DSP hay ARM còn hạn chế về độ trễ và khả năng tùy biến. Mục tiêu của nghiên cứu là xây dựng hệ thống pipeline CPU RISC-V với 37 lệnh cơ bản, xử lý xung đột dữ liệu và điều khiển, tích hợp giao tiếp AXI-Lite và AXI-Stream để kết nối DMA với IP mã hoá H.264, sau đó mô phỏng, kiểm thử và đánh giá toàn hệ thống. Phương pháp thực hiện bao gồm thiết kế từng thành phần riêng biệt (CPU, DMA, IP H.264), kiểm thử mô phỏng chức năng và tài nguyên trên Vivado, xử lý bất đồng bộ giữa các clock domain, và đo hiệu suất mã hoá với video độ phân giải Full HD. Kết quả cho thấy bộ xử lý hoạt động ổn định ở 100 MHz với mức tài nguyên thấp, IP mã hoá hoạt động ổn định ở 62.5 MHz và đạt hiệu quả mã hoá cao với độ nén và PSNR phù hợp trên dải QP từ 18 đến 48. Nghiên cứu kết luận rằng hệ thống SoC dựa trên RISC-V và IP mã hoá H.264 là khả thi, hiệu quả và là nền tảng vững chắc cho các ứng dụng xử lý video nhúng thời gian thực, mặc dù vẫn cần hoàn thiện thêm để triển khai đầy đủ trên FPGA. | SoC, RISC-V, DMA, H.264/AVC, AMBA AXI |
| FCE-2025-035 | 2025 | Thiết kế vật lý hệ thống trên chip sử dụng lõi RISC-V | ThS Tạ Trí Đức, TS Trần Quang Nguyên | Trong bối cảnh hệ thống trên chip (System-on-Chip - SoC) là một trong những xu hướng tiên phong trong ngành công nghiệp bán dẫn và thiết kế vi mạch, cho phép tích hợp toàn bộ các thành phần của một hệ thống điện tử – bao gồm vi xử lý, bộ nhớ, các module ngoại vi và giao tiếp – trên một chip duy nhất. Cùng với Chipyard, một framework mạnh mẽ mã nguồn mở được phát triển bởi UC Berkeley, là công cụ tiên tiến để thiết kế, mô phỏng và phát triển các SoC dựa trên kiến trúc RISC-V. Mục tiêu chính của khoá luận này là tìm hiểu và ứng dụng Chipyard để thiết kế và phân tích một hệ thống SoC tích hợp dựa trên core RISC-V từ đó tiến hành sử dụng Chipyard để cấu hình, tích hợp, và mô phỏng một hệ thống SoC mẫu và thực hiện thiết kế vật lý với hệ thống SoC đó. | Chipyard, System on Chip (SoC), RocketChip, RISC-V, CHIPS Alliance |
| FCE-2025-036 | 2025 | Phát triển bộ đồng xử lý mật mã hậu lượng tử dựa trên RISC-V trên FPGA | TS. Phạm Hoài Luân, TS. Lâm Đức Khải | Cùng với sự phát triển của thuật toán mật mã hậu lượng tử, việc tối ưu hóa các thuật toán này trên nhiều nền tảng mang lại nhiều giá trị nghiên cứu lớn. Đề tài này tập trung vào việc triển khai thuật toán CRYSTALS-Kyber trên bộ xử lý RISC-V tích hợp trong hệ thống SoC trên nền tảng FPGA, hướng đến mục tiêu giảm thời gian thực thi và sử dụng hiệu quả tài nguyên phần cứng. Thiết kế được xây dựng theo hướng đồng thiết kế phần cứng – phần mềm, trong đó các thành phần tính toán quan trọng được tăng tốc bằng các mô-đun chuyên biệt. Sau khi hiện thực phần cứng và đánh giá kết quả, thiết kế đề xuất hoạt động đúng với mục tiêu đề ra. Kết quả cho thấy thiết kế không chỉ đáp ứng các ràng buộc về thời gian mà còn đạt được hiệu suất thực thi cao, khẳng định tính khả thi của việc ứng dụng CRYSTALS-Kyber trên nền kiến trúc RISC-V trong bối cảnh các hệ thống bảo mật hậu lượng tử đang ngày càng được quan tâm. | CRYSTALS-Kyber, RISC-V, FPGA, Post-quantum cryptography |
| FCE-2025-037 | 2025 | Tối ưu hóa mô hình YOLO v3-tiny sử dụng DPU trên FPGA | Ths.Ngô Hiếu Trường | Trong bối cảnh trí tuệ nhân tạo và tự động hóa ngày càng bùng nổ và nhu cầu phát hiện đối tượng thời gian thực trong các hệ thống giám sát đòi hỏi cả độ chính xác lẫn tốc độ xử lý và tiêu thụ năng lượng thấp, nghiên cứu này tập trung vào việc tối ưu hóa phiên bản rút gọn YOLOv3‑Tiny để triển khai trên FPGA Xilinx Kria KV260 thông qua DPU chuyên biệt; phương pháp nghiên cứu bao gồm lượng tử hóa, cắt tỉa mạng và điều chỉnh kiến trúc nhằm giảm phức tạp tính toán, tăng tốc độ suy luận và tiết kiệm tài nguyên FPGA; kết quả cho thấy mô hình đã đạt FPS cao hơn so với CPU/GPU, mAP giữ ở mức tương đương, độ trễ giảm và mức tiêu thụ điện năng được tối ưu rõ rệt; nghiên cứu khẳng định tính thực tiễn của việc tích hợp mô hình học sâu trên FPGA trong các ứng dụng yêu cầu hiệu năng cao nhưng giới hạn tài nguyên, đồng thời làm rõ các đánh đổi (trade‑offs) giữa tốc độ, độ chính xác và tiêu thụ năng lượng. | YOLOv3‑Tiny, Post‑Training Quantization (PTQ), Cross‑Layer Equalization (CLE), Fast Fine‑tuning, Depthwise‑Aware Quantization (Method 2), Convolutional Neural Network (CNN), Field‑Programmable Gate Array (FPGA), Deep Learning Processing Unit (DPU), Kria KV260 Vision AI Starter Kit, Traffic Sign Detection, Computer Vision, Frames Per Second (FPS), mean Average Precision (mAP), Embedded System, System‑on‑Chip (SoC), Vitis AI |
| FCE-2025-038 | 2025 | Tối ưu hóa mô hình YOLO v3-tiny sử dụng DPU trên FPGA | Ths. Ngô Hiếu Trường | Trong bối cảnh trí tuệ nhân tạo và tự động hóa ngày càng bùng nổ và nhu cầu phát hiện đối tượng thời gian thực trong các hệ thống giám sát đòi hỏi cả độ chính xác lẫn tốc độ xử lý và tiêu thụ năng lượng thấp, nghiên cứu này tập trung vào việc tối ưu hóa phiên bản rút gọn YOLOv3‑Tiny để triển khai trên FPGA Xilinx Kria KV260 thông qua DPU chuyên biệt; phương pháp nghiên cứu bao gồm lượng tử hóa, cắt tỉa mạng và điều chỉnh kiến trúc nhằm giảm phức tạp tính toán, tăng tốc độ suy luận và tiết kiệm tài nguyên FPGA; kết quả cho thấy mô hình đã đạt FPS cao hơn so với CPU/GPU, mAP giữ ở mức tương đương, độ trễ giảm và mức tiêu thụ điện năng được tối ưu rõ rệt; nghiên cứu khẳng định tính thực tiễn của việc tích hợp mô hình học sâu trên FPGA trong các ứng dụng yêu cầu hiệu năng cao nhưng giới hạn tài nguyên, đồng thời làm rõ các đánh đổi (trade‑offs) giữa tốc độ, độ chính xác và tiêu thụ năng lượng. | YOLOv3‑Tiny, Post‑Training Quantization (PTQ), Cross‑Layer Equalization (CLE), Fast Fine‑tuning, Depthwise‑Aware Quantization (Method 2), Convolutional Neural Network (CNN), Field‑Programmable Gate Array (FPGA), Deep Learning Processing Unit (DPU), Kria KV260 Vision AI Starter Kit, Traffic Sign Detection, Computer Vision, Frames Per Second (FPS), mean Average Precision (mAP), Embedded System, System‑on‑Chip (SoC), Vitis AI |
| FCE-2025-039 | 2025 | Thiết kế và hiện thực mô hình phân đoạn làn đường và nhận diện vạch kẻ đường theo thời gian thực trên thiết bị biên | Th.S Phạm Minh Quân | Đề tài đề xuất thiết kế và hiện thực một mô hình phân đoạn làn đường và nhận diện vạch kẻ đường theo thời gian thực trên thiết bị biên trong bối cảnh xe tự hành ngày càng phát triển và yêu cầu các mô hình vừa đảm bảo độ chính xác cao vừa tiết kiệm tài nguyên tính toán để phù hợp với các thiết bị nhúng. Đề tài đã xây dựng một kiến trúc mạng học sâu nhẹ, thực hiện đồng thời hai tác vụ phân đoạn vùng xe lái được và nhận diện vạch kẻ làn đường, đồng thời phát triển một quy trình tăng cường dữ liệu bằng mô hình tạo sinh để nâng cao hiệu quả huấn luyện. Về phương pháp, nhóm thiết kế một mô hình CNN đa nhiệm gồm một khối Encoder dùng chung và hai khối Decoder riêng biệt, được huấn luyện và đánh giá trên bộ dữ liệu BDD100K với nhiều cấu hình khác nhau, từ phiên bản lớn đến phiên bản siêu nhẹ. Kết quả thực nghiệm cho thấy mô hình đề xuất đạt độ chính xác cao với cấu hình Large đạt 92.9% mIoU cho phân đoạn vùng lái xe, 34.2% IoU cho nhận diện vạch kẻ đường, vượt trội so với các mô hình hiện có trong khi vẫn sử dụng tài nguyên tính toán thấp hơn nhiều lần, đồng thời duy trì độ trễ xử lý thấp và tiêu thụ điện năng phù hợp khi triển khai trên các thiết bị nhúng như Jetson TX2 và Xavier. Đề tài nhiên cứu đã chứng minh sự hiệu quả và tiềm năng ứng dụng thực tiễn của mô hình trong các hệ thống xe tự hành hiện đại, mở ra hướng phát triển mới cho các giải pháp sử dụng bài toán thị giác máy tính được tối ưu trên thiết bị biên. | Semantic Segmentation, Self-Driving Car, Computer vision, BDD100K, Light-weight model, Embedded devices, Augmentation Pipeline, Data Augmentation, Stable Diffusion, Controllable Model |
| FCE-2025-040 | 2025 | Hiện thực ứng dụng phân loại tín hiệu ECG dựa trên mạng học sâu từ mức logic đến mức vật lý | Trần Thị Điểm | Trong những năm gần đây, mạng nơ-ron tích chập một chiều (1D-CNN) đã chứng tỏ hiệu quả vượt trội trong việc xử lý dữ liệu chuỗi thời gian như tín hiệu ECG, với khả năng tự động trích xuất đặc trưng mà không cần thiết kế thủ công các bộ lọc, phù hợp cho các ứng dụng phân loại bệnh tim dựa trên sơ đồ điện tim. Nghiên cứu này tập trung xây dựng và huấn luyện mô hình 1D-CNN trên tập dữ liệu MIT-BIH nhằm phân loại các loại nhãn tín hiệu ECG tương ứng với nhiều loại bệnh tim khác nhau, sử dụng Keras để tối ưu hóa tham số và đạt được độ nhạy trên 99%, độ đặc hiệu trên 98%, cùng độ chính xác dự đoán dương cao, thể hiện hiệu quả kiểm tra và phân loại chính xác bệnh tim. Phương pháp sử dụng mạng tích chập một chiều giúp giảm độ phức tạp tính toán, tăng tốc độ xử lý và dễ dàng triển khai trên phần cứng nhúng như SoC FPGA, từ đó xây dựng hệ thống IP chuyên dụng cho phân loại tín hiệu ECG với khả năng phát hiện nhanh và chính xác các bất thường tim mạch. Kết quả nghiên cứu cho thấy mô hình 1D-CNN không chỉ mang lại hiệu quả cao trong xử lý và dự đoán tín hiệu điện tim mà còn phù hợp để hiện thực hóa trong thiết kế vật lý trên các thiết bị nhúng, góp phần nâng cao chất lượng chẩn đoán tự động và tiềm năng ứng dụng trong y tế. | Convolutional Neural Network, System on Chip, ASIC, FPGA, ECG, IP, DMA, AI, Physical Design |
| FCE-2025-041 | 2025 | Tối ưu hóa mô hình CNNs trên FPGA sử dụng OpenVINO | Ths. Ngô Hiếu Trường | Trong đề tài khóa luận này, nhóm tập trung vào việc tối ưu và triển khai bốn mô hình tiêu biểu gồm ResNet-18, ResNet-50, MobileNetV2-1.4-224, và RepVGGb1. Quá trình tối ưu hóa được thực hiện thông qua kỹ thuật lượng tử hóa sau đào tạo và nén trọng số với sự hỗ trợ từ bộ công cụ mã nguồn mở OpenVINO. Các mô hình sau đó sẽ được triển khai trên FPGA Arria 10 SoC Development Kit thông qua nền tảng FPGA AI Suite và phần mềm Quartus Prime Pro. Để đảm bảo tính khách quan và khả năng đánh giá thực tiễn, các mô hình được kiểm thử và so sánh hiệu năng trên tập dữ liệu chuẩn ImageNet2012. Kết quả nghiên cứu hướng đến việc cung cấp giải pháp hiệu quả, khả thi và tiết kiệm tài nguyên khi triển khai các mô hình học sâu trên nền tảng phần cứng giới hạn như FPGA. Kết quả cho thấy tốc độ xử lý tối đa tính theo frame per seconds, đạt được ở mức tần số 200 MHz, với độ chính xác kiến trúc FP11 của mô hình ResNet-18, ResNet-50, MobileNetV2-1.4-224 và RepVGG-b1 lần lượt là 279.43, 119.58, 207 và 66.25. Ngoài ra khi ép xung lõi IP lên 315 MHz, tốc độ xử lý sẽ được cải thiện khoảng 50%. | OpenVINO, FPGA AI Suite, CNNs, Yocto, Arria 10 |
| FCE-2025-042 | 2025 | Tối ưu hóa mô hình CNNs trên FPGA sử dụng OpenVINO | Ths. Ngô Hiếu Trường | Trong đề tài khóa luận này, nhóm tập trung vào việc tối ưu và triển khai bốn mô hình tiêu biểu gồm ResNet-18, ResNet-50, MobileNetV2-1.4-224, và RepVGGb1. Quá trình tối ưu hóa được thực hiện thông qua kỹ thuật lượng tử hóa sau đào tạo và nén trọng số với sự hỗ trợ từ bộ công cụ mã nguồn mở OpenVINO. Các mô hình sau đó sẽ được triển khai trên FPGA Arria 10 SoC Development Kit thông qua nền tảng FPGA AI Suite và phần mềm Quartus Prime Pro. Để đảm bảo tính khách quan và khả năng đánh giá thực tiễn, các mô hình được kiểm thử và so sánh hiệu năng trên tập dữ liệu chuẩn ImageNet2012. Kết quả nghiên cứu hướng đến việc cung cấp giải pháp hiệu quả, khả thi và tiết kiệm tài nguyên khi triển khai các mô hình học sâu trên nền tảng phần cứng giới hạn như FPGA. Kết quả cho thấy tốc độ xử lý tối đa tính theo frame per seconds, đạt được ở mức tần số 200 MHz, với độ chính xác kiến trúc FP11 của mô hình ResNet-18, ResNet-50, MobileNetV2-1.4-224 và RepVGG-b1 lần lượt là 279.43, 119.58, 207 và 66.25. Ngoài ra khi ép xung lõi IP lên 315 MHz, tốc độ xử lý sẽ được cải thiện khoảng 50%. | OpenVINO, FPGA AI Suite, CNNs, Yocto, Arria 10 |
| FCE-2025-043 | 2025 | Thiết kế vi điều khiển 32 bit lõi RISC-V tích hợp mã hóa NTRU | Ths. Tạ Trí Đức | Bối cảnh nghiên cứu: Trong bối cảnh bùng nổ của các thiết bị IoT và hệ thống nhúng, an toàn dữ liệu đã trở thành yêu cầu sống còn trước các mối đe dọa an ninh mạng ngày càng tinh vi, đặc biệt là sự phát triển của máy tính lượng tử đặt ra thách thức lớn đối với các giải thuật mã hóa truyền thống như RSA hay ECC vốn dễ bị phá vỡ, trong khi các vi điều khiển phổ biến hiện nay thường bị hạn chế về chi phí bản quyền và khả năng tùy biến, thiếu tối ưu cho các giải thuật mã hóa hậu lượng tử. Mục đích nghiên cứu: Đề tài hướng đến việc thiết kế hoàn chỉnh một vi điều khiển 32-bit tuân theo chuẩn RISC-V RV32I tích hợp trực tiếp thuật toán mã hóa hậu lượng tử NTRU vào phần cứng để tăng tốc đáng kể quá trình mã hóa/giải mã và nâng cao tính bảo mật tổng thể của hệ thống nhúng. Phương pháp nghiên cứu: Nhóm đã xây dựng một hệ thống trên chip (SoC) hoàn chỉnh với lõi vi xử lý RISC-V RV32I được thiết kế với kiến trúc pipeline 2 giai đoạn, tích hợp các ngoại vi tiêu chuẩn như UART, GPIO, TIMER, I2C, bộ điều khiển ngắt thông qua bus Wishbone, đồng thời thiết kế khối mã hóa/giải mã NTRU ở mức RTL với các tham số N=509, q=2048, p=3 tương đương mức bảo mật 128-bit, sử dụng bộ nhân đa thức song song hóa cao với 509 đơn vị nhân-cộng-modulo, kèm theo phát triển bootloader, thư viện C và chương trình nạp firmware. Kết quả nghiên cứu: Hệ thống đã được mô phỏng thành công trên ModelSim với khối NTRU hoạt động chính xác trong cả ba chế độ sinh khóa (2040 chu kỳ), mã hóa (2039 chu kỳ) và giải mã (3058 chu kỳ), nhanh hơn nhiều lần so với triển khai phần mềm tối ưu, triển khai ổn định trên FPGA Cyclone V ở tần số tối đa 70 MHz với tổng công suất 607.88 mW, và đã vượt qua các bước thiết kế vật lý ASIC 45nm đạt tần số mục tiêu 80 MHz với khả năng hoạt động lên tới 116 MHz. Kết luận: Đề tài đã thiết kế và hiện thực thành công một hệ thống vi điều khiển 32-bit lõi RISC-V RV32I tích hợp module mã hóa hậu lượng tử NTRU trên nền tảng FPGA, với điểm mạnh nổi bật là việc tích hợp khối mã hóa NTRU trực tiếp vào phần cứng ở mức RTL giúp tăng tốc độ xử lý mã hóa lên nhiều bậc so với giải pháp phần mềm và nâng cao mức độ bảo mật ngay từ tầng vi mạch, mở ra tiềm năng ứng dụng trong lĩnh vực AIoT với khả năng mở rộng tích hợp RTOS, các ngoại vi phức tạp hơn và tối ưu hóa để thương mại hóa. | RISC-V, RV32I, Vi điều khiển, UART, I2C, TIMER, GPIO, INTERRUPT, NTRU, Mã hóa hậu lượng tử, FPGA, Wishbone Bus, Thiết kế vi mạch, RTL, System on Chip (SoC), Thiết kế vật lý, ASIC, 45nm, Cyclone V, bootloader, Synthesis, Place and Route, ModelSim, Quartus II, Thư viện C, Chương trình nạp. |
| FCE-2025-044 | 2025 | Đánh giá hiệu quả thiết kế CNN trên hệ thống SoC qua phương pháp tự thiết kế và HLS | TS. Trần Thị Điểm | Mạng nơ-ron tích chập (CNN) là một trong những kiến trúc học sâu nổi bật, được thiết kế để xử lý dữ liệu có cấu trúc lưới như ảnh hoặc chuỗi tín hiệu. Nhờ khả năng học đặc trưng tự động thông qua các lớp tích chập và trích xuất đặc trưng đa cấp, CNN đã đạt được những bước tiến vượt bậc trong nhiều bài toán thị giác máy tính, nhận dạng mẫu, và phân loại tín hiệu. Sự phát triển mạnh mẽ của phần cứng và nền tảng phần mềm đã góp phần đưa CNN từ nghiên cứu lý thuyết vào thực tiễn trong nhiều lĩnh vực công nghiệp và dân dụng.. Bên cạnh các ứng dụng về phân loại và xác định vật thể, CNN đang được tích hợp vào các thiết bị y tế thông minh như máy theo dõi tim đeo tay, thiết bị chăm sóc sức khỏe tại nhà, và các hệ thống chẩn đoán sớm. Trong đó, tín hiệu ECG – một chỉ số quan trọng phản ánh hoạt động điện sinh lý của tim – được xem là ứng dụng điển hình cho việc áp dụng CNN 1D trong phát hiện các rối loạn nhịp tim, nhằm cải thiện độ hiệu quả trong chẩn đoán bệnh sớm và từ đó có những trị liệu hiệu quả ở những giai đoạn đầu. Các bệnh về tim mạch đang được dần trở nên trẻ hóa do đó, việc có thể xác định các rối loạn về tim mạch từ sớm sẽ mang lại hiệu quả chữa trị cao. Tuy nhiên việc triển khai CNN trên các thiết bị y tế đang gặp nhiều thách thức, do yêu cầu về kích thước nhỏ, tiêu thụ năng lượng thấp, và thời gian phản hồi nhanh. Để giải quyết vấn đề này, các hệ thống tích hợp trên chip (System-on-Chip – SoC), đặc biệt là các SoC có tích hợp FPGA, là giải pháp hứa hẹn giúp cân bằng giữa hiệu năng và chi phí phần cứng. Trong khuôn khổ luận văn này, hai phương pháp tiếp cận chính được lựa chọn để triển khai CNN trên SoC là phương pháp tổng hợp cấp cao (HLS) trong đó mô hình CNN được thiết kế ở cấp độ ngôn ngữ C/C+ sẽ được tự động chuyển đổi sang phần cứng, giúp giảm thời gian phát triển, tăng khả năng linh hoạt và phương pháp sử dụng Verilog để tự thiết kế phần cứng cho phép tối ưu hóa luồng dữ liệu, băng thông bộ nhớ và hiệu suất tính toán. | HLS, Self-desing, CNN |
| FCE-2025-045 | 2025 | Hiện thực ứng dụng phân loại tín hiệu ECG dựa trên mạng học sâu từ mức logic đến mức vật lý | Trần Thị Điểm | Trong những năm gần đây, mạng nơ-ron tích chập một chiều (1D-CNN) đã chứng tỏ hiệu quả vượt trội trong việc xử lý dữ liệu chuỗi thời gian như tín hiệu ECG, với khả năng tự động trích xuất đặc trưng mà không cần thiết kế thủ công các bộ lọc, phù hợp cho các ứng dụng phân loại bệnh tim dựa trên sơ đồ điện tim. Nghiên cứu này tập trung xây dựng và huấn luyện mô hình 1D-CNN trên tập dữ liệu MIT-BIH nhằm phân loại các loại nhãn tín hiệu ECG tương ứng với nhiều loại bệnh tim khác nhau, sử dụng Keras để tối ưu hóa tham số và đạt được độ nhạy trên 99%, độ đặc hiệu trên 98%, cùng độ chính xác dự đoán dương cao, thể hiện hiệu quả kiểm tra và phân loại chính xác bệnh tim. Phương pháp sử dụng mạng tích chập một chiều giúp giảm độ phức tạp tính toán, tăng tốc độ xử lý và dễ dàng triển khai trên phần cứng nhúng như SoC FPGA, từ đó xây dựng hệ thống IP chuyên dụng cho phân loại tín hiệu ECG với khả năng phát hiện nhanh và chính xác các bất thường tim mạch. Kết quả nghiên cứu cho thấy mô hình 1D-CNN không chỉ mang lại hiệu quả cao trong xử lý và dự đoán tín hiệu điện tim mà còn phù hợp để hiện thực hóa trong thiết kế vật lý trên các thiết bị nhúng, góp phần nâng cao chất lượng chẩn đoán tự động và tiềm năng ứng dụng trong y tế. | Convolutional Neural Network, System on Chip, ASIC, FPGA, ECG, IP, DMA, AI, Physical Design |
| FCE-2025-046 | 2025 | Thiết kế và hiện thực bộ hiển thị đa chức năng | ThS. Phan Đình Duy | Trong bối cảnh công nghệ phát triển, nhu cầu về thiết bị hiển thị thông tin trực quan, tiện dụng và thẩm mỹ ngày càng tăng. Đề tài “Thiết kế và hiện thực bộ hiển thị đa chức năng” hướng đến tạo ra thiết bị nhỏ gọn, hiển thị thời gian, thời tiết, lịch, tin tức, nhắc nhở và đa phương tiện. Thiết bị tùy biến giao diện, phù hợp nhiều không gian và tích hợp nhà thông minh. Thị trường hiện thiếu sản phẩm vừa đa năng vừa trang trí linh hoạt, khi điện thoại, máy tính hay khung ảnh số có nhiều hạn chế. Mục tiêu là phát triển thiết bị hiển thị thời gian thực, hỗ trợ điều khiển bằng giọng nói, cử chỉ, nhận diện khuôn mặt, cảm xúc, và cá nhân hóa qua ứng dụng di động. Giới hạn gồm nhận diện giọng nói, cử chỉ cơ bản, sử dụng mô hình có sẵn (độ chính xác ≥ 65%) và không tích hợp bảo mật nâng cao. Kết luận, nghiên cứu đã thành công trong việc tạo ra một giải pháp hiển thị đa năng, đáp ứng nhu cầu hiện đại, nhưng cần cải tiến thêm về độ chính xác nhận diện và tích hợp bảo mật để tăng tính ứng dụng thực tiễn. | Bộ hiển thị đa chức năng, Tiện ích thông minh, Giao diện tùy biến, Điều khiển giọng nói |
| FCE-2025-047 | 2025 | Thiết kế và hiện thực bộ hiển thị đa chức năng | ThS. Phan Đình Duy | Trong bối cảnh công nghệ phát triển, nhu cầu về thiết bị hiển thị thông tin trực quan, tiện dụng và thẩm mỹ ngày càng tăng. Đề tài “Thiết kế và hiện thực bộ hiển thị đa chức năng” hướng đến tạo ra thiết bị nhỏ gọn, hiển thị thời gian, thời tiết, lịch, tin tức, nhắc nhở và đa phương tiện. Thiết bị tùy biến giao diện, phù hợp nhiều không gian và tích hợp nhà thông minh. Thị trường hiện thiếu sản phẩm vừa đa năng vừa trang trí linh hoạt, khi điện thoại, máy tính hay khung ảnh số có nhiều hạn chế. Mục tiêu là phát triển thiết bị hiển thị thời gian thực, hỗ trợ điều khiển bằng giọng nói, cử chỉ, nhận diện khuôn mặt, cảm xúc, và cá nhân hóa qua ứng dụng di động. Giới hạn gồm nhận diện giọng nói, cử chỉ cơ bản, sử dụng mô hình có sẵn (độ chính xác ≥ 65%) và không tích hợp bảo mật nâng cao. Kết luận, nghiên cứu đã thành công trong việc tạo ra một giải pháp hiển thị đa năng, đáp ứng nhu cầu hiện đại, nhưng cần cải tiến thêm về độ chính xác nhận diện và tích hợp bảo mật để tăng tính ứng dụng thực tiễn. | Bộ hiển thị đa chức năng, Tiện ích thông minh, Giao diện tùy biến, Điều khiển giọng nói |
| FCE-2025-048 | 2025 | Ứng dụng mô hình mạng Inception để phân loại nhịp tim trên SoC-FPGA | TS. Trần Thị Điểm | Mạng nơ-ron tích chập (CNN) là công cụ mạnh trong phân loại ECG, nhưng mô hình truyền thống thường nặng và tiêu tốn tài nguyên. Nghiên cứu này giới thiệu mô hình 1D-CNN nhẹ, cảm hứng từ InceptionNet, chỉ với 7.740 tham số. Mô hình được tối ưu phần cứng với xử lý song song và truy xuất RAM kép, đạt độ chính xác 99,33%, độ nhạy 98,5%, độ đặc hiệu 99,58% và PPV 98,3% trên bộ MIT-BIH, phù hợp cho thiết bị nhúng có tài nguyên hạn chế. | CNN, ECG, 1d-CNN, InceptionNet, BRAM, LUT, MIT-BIH. |
| FCE-2025-049 | 2025 | Thiết kế phần cứng phát hiện nhịp tim bất thường trong tín hiệu điện tâm đồ dựa trên thuật toán phân cụm mẫu | TS.Trần Thị Điểm | Ở đề tài này, chúng em sẽ thực hiện phân cụm nhịp tim bình thường và nhịp tim bất thường như loại A (nhịp nhĩ sớm), loại V (nhịp thất sớm) loại F (sự kết hợp của nhịp thất và nhịp bình thường) với phần cứng được sử dụng là board Xilinx Kria KV260 Vision AI Starter Kit bằng thuật toán phân cụm dựa trên hình dạng kết hợp với khoảng cách giữa các đỉnh nhịp tim. Từ đó nhằm cho ra được một hệ thống y tế đáng tin cậy với độ chính xác cao và có thể được triển khai ở các thiết bị đeo được. | Electrocardiogram, Template Cluster, Beat Classification. |
| FCE-2025-050 | 2025 | Thiết kế môi trường kiểm định CPU RISC-V RV64I với bộ mở rộng I, M, C | TS. Trần Thị ĐIểm | Kiến trúc RISC-V[1] ngày càng phổ biến nhờ mã nguồn mở, miễn phí và được hỗ trợ mạnh mẽ từ cộng đồng, giúp cung cấp các công cụ phát triển phong phú như trình biên dịch, môi trường IDE và hệ điều hành, phù hợp cho nhiều ứng dụng nhúng. Với đặc tả cơ bản đã ổn định, RISC-V đảm bảo tính tương thích trên mọi lõi tuân thủ, cùng khả năng mở rộng linh hoạt để đáp ứng các yêu cầu tùy chỉnh. Được phát triển bởi tổ chức RISC-V Foundation với sự tham gia của hơn 100 thành viên như Google, Nvidia và Qualcomm, RISC-V tiếp tục khẳng định vị thế qua việc hợp tác cùng các trung tâm khoa học và ngành công nghiệp. Đề tài sử dụng Google RISC-V DV làm công cụ tạo ra các bài kiểm định ngẫu nhiên và SPIKE làm mô hình tham chiếu chuẩn để đánh giá tính chính xác trong hoạt động của CPU RISC-V khi thực thi và tính tóan. Đề tài “Thiết kế môi trường kiểm định cpu RISC-V RV64I với bộ mở rộng I, M, C” đã đạt được những mục tiêu đề ra ban đầu khi thiết kế một môi trường kiểm định hoàn chỉnh bao gồm input sequence, monitor và scoreboard. Các chương trình kiểm định đầu vào được lựa chọn và thiết kế thêm sao cho đảm bảo kiểm định được những chức năng cần thiết đối với một thiết kế core cpu RISC-V 64 bit với bộ mở rộng (extension) I, M, A, C. Môi trường đã thành công hỗ trợ Viettel kiểm định những chức năng đã hoàn thiện cũng như chỉ ra những lỗi có trong thiết kế đối với tệp thanh CSR và tín hiệu write enable của các thanh ghi. | RISC-V, Google RISC-V DV, Verification, SPIKE, Environment |
| FCE-2025-051 | 2025 | Phát triển bộ tăng tốc mô phỏng lượng tử tiết kiệm năng lượng trên FPGA | TS. Phạm Hoài Luân, TS. Lâm Đức Khải | Các bộ mô phỏng lượng tử đóng vai trò quan trọng trong việc phát triển và kiểm thử các thuật toán lượng tử, đặc biệt trong bối cảnh hiện nay khi các máy tính lượng tử chịu lỗi đầy đủ (FTQC) vẫn còn nhiều hạn chế. Việc phát triển các bộ mô phỏng lượng tử tốc độ cao, tối ưu về bộ nhớ đang là một xu hướng nghiên cứu. Tuy nhiên, các cách triển khai kỹ thuật này hiện nay thường gặp khó khăn trong việc hỗ trợ hiệu quả các hệ thống lượng tử quy mô lớn với số lượng qubit cao, khi số lượng tính toán và bộ nhớ tăng lên theo cấp số nhân. Do đó, khóa luận này đề xuất bộ tăng tốc mô phỏng lượng tử. Để hiện thực mô phỏng lượng tử với số lượng qubit lớn, kiến trúc phần cứng này được áp dụng các phương pháp tối ưu bộ nhớ và tính toán song song đạt hiệu quả cao. Nhằm đánh giá khả năng của kiến trúc, sinh viên đã hiện thực trên FPGA Xilinx ZCU102 với kết quả tốt khi hiện thực mạch lượng tử tối đa 25 qubit, chỉ tiêu thụ 3.829 W điện năng. Khóa luận này có tiềm năng đáng kể như một phương pháp tiếp cận hữu ích cho các trình mô phỏng lượng tử trong các nghiên cứu tương lai. | quantum emulator, field-programmable-gate arrays, SoC, quantum computing |
| FCE-2025-052 | 2025 | Thiết kế và điều khiển robot 5 trục DOF- ứng dụng vẽ chân dung người | Tiến sĩ Trần Quang Nguyên | Khóa luận tập trung vào việc thiết kế và điều khiển một robot cánh tay 5 bậc tự do (DOF) với ứng dụng chính là vẽ chân dung người, xuất phát từ thực tế chi phí cao của các robot nghệ thuật hiện có và nhu cầu tạo môi trường nghiên cứu thực hành tại phòng thí nghiệm. Mục tiêu là xây dựng một hệ thống tích hợp gồm phần cứng robot, bộ điều khiển STM32, giao diện người dùng, xử lý ảnh và thuật toán điều khiển để robot có thể nhận diện khuôn mặt từ ảnh đầu vào, xử lý thành ảnh nhị phân, tối ưu hóa các đường vẽ, và vẽ lại bằng đầu laser. Phương pháp nghiên cứu bao gồm mô hình hóa robot bằng động học thuận (Denavit–Hartenberg) và động học nghịch (Levenberg–Marquardt), xử lý ảnh bằng mô hình học sâu InsightFace để phát hiện và căn chỉnh khuôn mặt, sử dụng DBSCAN để gom cụm đường viền ảnh và Douglas-Peucker để giảm số lượng điểm vẽ, sau đó chuyển ảnh sang G-code và điều khiển robot vẽ thông qua giao tiếp với STM32, đồng thời sử dụng Cosine Similarity kết hợp VGG16 để đánh giá mức độ tương đồng giữa ảnh vẽ và ảnh gốc. Kết quả thực nghiệm cho thấy hệ thống hoạt động ổn định, thời gian xử lý toàn bộ quy trình hợp lý, robot vẽ chính xác các đường nét cơ bản của khuôn mặt với mức độ tương đồng cao, giúp tiết kiệm thời gian vẽ và cải thiện độ mượt của chuyển động. Kết luận hệ thống có tính khả thi trong các ứng dụng nghiên cứu, đào tạo, và có thể mở rộng để ứng dụng vào các tác vụ phức tạp hơn như hàn, sơn, hoặc chế tạo chính xác trong môi trường công nghiệp và học thuật | Artisic Robot, 5 DOF, Robot Kinematic, G-code, Denavit-Hartenberg, Cánh tay robot, 5 trục, động học thuận, động học nghịch |
| FCE-2025-053 | 2025 | Thiết kế vi xử lý RISC-V tối ưu cho bài toán mạng thần kinh tích chập trên FPGA | Trần Thị Điểm | RISC-V là một kiến trúc tập lệnh (ISA – Instruction Set Architecture) mã nguồn mở và miễn phí, được ứng dụng rộng rãi trong nhiều hệ thống nhẹ như IoT, viễn thông và điện toán nhúng. Tuy nhiên, nhu cầu xử lý hiệu quả các mô hình học sâu, đặc biệt là mạng thần kinh tích chập (CNN), trong các hệ thống này đang đặt ra yêu cầu tích hợp khả năng tính toán song song ngay từ cấp độ phần cứng. Mặc dù có thể thực hiện các phép toán CNN bằng phần mềm trên CPU, việc bổ sung các lệnh chuyên biệt và triển khai trên phần cứng mang lại nhiều lợi thế, đặc biệt về hiệu suất và hiệu quả năng lượng. | RISC-V, CNN, FPGA, Co-Processor |
| FCE-2025-054 | 2025 | Thiết kế vi xử lý RISC-V tối ưu cho bài toán mạng thần kinh tích chập trên FPGA | Trần Thị Điểm | RISC-V là một kiến trúc tập lệnh (ISA – Instruction Set Architecture) mã nguồn mở và miễn phí, được ứng dụng rộng rãi trong nhiều hệ thống nhẹ như IoT, viễn thông và điện toán nhúng. Tuy nhiên, nhu cầu xử lý hiệu quả các mô hình học sâu, đặc biệt là mạng thần kinh tích chập (CNN), trong các hệ thống này đang đặt ra yêu cầu tích hợp khả năng tính toán song song ngay từ cấp độ phần cứng. Mặc dù có thể thực hiện các phép toán CNN bằng phần mềm trên CPU, việc bổ sung các lệnh chuyên biệt và triển khai trên phần cứng mang lại nhiều lợi thế, đặc biệt về hiệu suất và hiệu quả năng lượng. | RISC-V, CNN, FPGA, Co-Processor |
| FCE-2025-055 | 2025 | Thiết kế và tự động hóa hệ lắng đọng hơi hóa học (CVD - chemical vapor depostion) - ứng dụng trong quy trình tổng hợp vật liệu phốt pho đen | TS. Trần Quang Nguyên | Đề tài “Thiết kế và tự động hóa hệ lắng đọng hơi hóa học -Ứng dụng trong quy trình tổng hợp vật liệu phốt pho đen” sẽ dựa trên nguyên lý hình thành của vật liệu phốt pho đen để thiết kế và vận hành tự động các thiết bị phục vụ cho quy trình tổng hợp vật liệu này. Mục đích của hệ thống là giảm sự tác động của con người đến quy trình tổng hợp, nâng cao tính lặp lại, giảm sai số và tiết kiệm thời gian vận hành. | Hệ lắng đọng hơi hóa học, Điều khiển tự động hóa, PID, Lò nhiệt, Phốt pho đen |
| FCE-2025-056 | 2025 | Phát triển bộ tăng tốc mô phỏng lượng tử dựa trên hàm sóng có thể cấu hình, tiết kiệm năng lượng trên FPGA | Phạm Hoài Luân, Lâm Đức Khải | Trong bối cảnh phần cứng lượng tử còn khó tiếp cận do chi phí cao và số lượng hạn chế, mô phỏng lượng tử trở thành một giải pháp thay thế đầy tiềm năng. Đề tài tập trung phát triển bộ tăng tốc mô phỏng trên FPGA nhằm nâng cao hiệu suất, rút ngắn thời gian thực thi và tiết kiệm năng lượng. Hệ thống được xây dựng dựa trên mô hình Qsun (mô phỏng hàm sóng lượng tử bằng Python) và được triển khai lại bằng Verilog với kiến trúc tính toán pipeline. Kết quả đánh giá trên thuật toán QFT, QRC, PSR cho thấy thiết kế đạt độ chính xác cao, xử lý nhanh và tiêu thụ năng lượng thấp. | Mô phỏng lượng tử, Bộ tăng tốc, Hàm sóng, Pipeline |
| FCE-2025-057 | 2025 | Nghiên cứu và phát triển bộ kiểm thử RISC-V SoC | TS. Nguyễn Minh Sơn | Trong bối cảnh RISC-V ngày càng phổ biến nhờ tính mở, linh hoạt và hiệu năng cao, việc kiểm thử các hệ thống SoC tích hợp phức tạp vẫn là thách thức lớn do đòi hỏi thời gian và chi phí cao khi sử dụng các phương pháp truyền thống như waveform hay UVM. Đề tài này hướng đến việc phát triển một hệ thống kiểm thử SoC tích hợp lõi RISC-V bằng phương pháp mô phỏng theo chu kỳ (Cycle-by-Cycle), sử dụng mô hình tham chiếu viết bằng Python. Hệ thống còn kết hợp với các kịch bản kiểm thử tự động viết bằng C Shell và Perl để điều khiển và xử lý kết quả. Đầu vào là các testcase được sinh ra từ bộ RTG, sau đó kết quả thực thi được so sánh giữa mô hình RTL và mô hình tham chiếu, giúp tăng hiệu quả, giảm độ phức tạp và tối ưu chi phí kiểm thử. | SoC, RISC-V, SoC Modeling, Controller, AXI-4, RTG, IOT, RTL Lint |
| FCE-2025-058 | 2025 | Nghiên cứu triển khai và đánh giá thuật toán nén ảnh tối ưu cho lưu trữ trên FPGA | ThS. Ngô Hiếu Trường | Hiện nay khi công nghệ thông tin càng phát triển thì lượng dữ liệu cần lưu trữ và truyền tải cũng tăng lên. Nhằm giải quyết thách thức đó, nhiều phương pháp biến đổi và nén dữ liệu hình ảnh đã được nghiên cứu và phát triển. Ảnh nén có nhiều phương pháp tùy vào nhu cầu sử dụng ảnh, với nén ảnh động, video nổi trội với cá phương pháp như AV1, H264, H265 với nén ảnh truyền thống có các phương pháp như JPEG, JPEG2000, PNG, WebP, JPEG XL. Bên cạnh đó cũng có phương pháp mới lai tạo nhiều phương pháp khác nhau hoặc tách ảnh thành tích ma trận. Dựa trên những tiến bộ này, nhóm đặt ra mục tiêu thực hiện thành công kiến trúc nén ảnh trên phần cứng và đạt được các thông số như đã trình bày trong đề cương và nhóm đề xuất một kiến trúc nén ảnh áp dụng cho nhiều kích thước ảnh. Quy trình bắt đầu bằng bước downsampling để giảm kích thước ảnh, tiếp theo là phân tích DWT 3 lớp. Band LL3, chứa thông tin quan trọng nhất, được xử lý bằng DCT và lượng tử hóa thích nghi để bảo toàn chi tiết, sau đó mã hóa bằng arithmetic coding. Các băng con còn lại chỉ trải qua lượng tử hóa thích nghi và mã hóa arithmetic. Giải pháp được mô phỏng và triển khai trên phần cứng FPGA, hướng đến sự cân bằng tối ưu giữa tỷ lệ nén, chất lượng ảnh và hiệu suất tính toán. Nhóm đã thành công mô phỏng phần cứng khối nén ảnh như kiến trúc đề xuất đạt được kết quả gần bằng với phần mềm và vượt mục tiêu đã đề ra, tần số nhóm đạt được khoảng 113.6 MHz. Thông qua kết quả mô phỏng nhìn chung thuật toán có khả năng nén ảnh hiệu quả, đạt được tỉ lệ nén cao trong khi vẫn duy trì được chất lượng hình ảnh tốt, vượt mục tiêu ban đầu đề ra. | Nén ảnh, DCT, DWT, lượng tử hóa thích nghi, JPEG2000, downsampling, JPEG , arithmetic coding |
| FCE-2025-059 | 2025 | Nghiên cứu triển khai và đánh giá thuật toán nén ảnh tối ưu cho lưu trữ trên FPGA | ThS. Ngô Hiếu Trường | Hiện nay khi công nghệ thông tin càng phát triển thì lượng dữ liệu cần lưu trữ và truyền tải cũng tăng lên. Nhằm giải quyết thách thức đó, nhiều phương pháp biến đổi và nén dữ liệu hình ảnh đã được nghiên cứu và phát triển. Ảnh nén có nhiều phương pháp tùy vào nhu cầu sử dụng ảnh, với nén ảnh động, video nổi trội với cá phương pháp như AV1, H264, H265 với nén ảnh truyền thống có các phương pháp như JPEG, JPEG2000, PNG, WebP, JPEG XL. Bên cạnh đó cũng có phương pháp mới lai tạo nhiều phương pháp khác nhau hoặc tách ảnh thành tích ma trận. Dựa trên những tiến bộ này, nhóm đặt ra mục tiêu thực hiện thành công kiến trúc nén ảnh trên phần cứng và đạt được các thông số như đã trình bày trong đề cương và nhóm đề xuất một kiến trúc nén ảnh áp dụng cho nhiều kích thước ảnh. Quy trình bắt đầu bằng bước downsampling để giảm kích thước ảnh, tiếp theo là phân tích DWT 3 lớp. Band LL3, chứa thông tin quan trọng nhất, được xử lý bằng DCT và lượng tử hóa thích nghi để bảo toàn chi tiết, sau đó mã hóa bằng arithmetic coding. Các băng con còn lại chỉ trải qua lượng tử hóa thích nghi và mã hóa arithmetic. Giải pháp được mô phỏng và triển khai trên phần cứng FPGA, hướng đến sự cân bằng tối ưu giữa tỷ lệ nén, chất lượng ảnh và hiệu suất tính toán. Nhóm đã thành công mô phỏng phần cứng khối nén ảnh như kiến trúc đề xuất đạt được kết quả gần bằng với phần mềm và vượt mục tiêu đã đề ra, tần số nhóm đạt được khoảng 113.6 MHz. Thông qua kết quả mô phỏng nhìn chung thuật toán có khả năng nén ảnh hiệu quả, đạt được tỉ lệ nén cao trong khi vẫn duy trì được chất lượng hình ảnh tốt, vượt mục tiêu ban đầu đề ra. | Nén ảnh, DCT, DWT, lượng tử hóa thích nghi, JPEG2000, downsampling, JPEG , arithmetic coding |
| FCE-2025-060 | 2025 | Thiết kế bộ điều khiển đồng bộ cache cho hệ thống đa vi xử lý dựa trên lõi CPU RISC-V RV32I | ThS. Phạm Minh Quân, KS. Trần Đại Dương | Trong hệ thống đa lõi, mỗi lõi thường có bộ nhớ đệm (Cache) riêng để tăng tốc độ truy xuất dữ liệu. Khi thực hiện cùng một chương trình với nhiều luồng (Multi-thread) sẽ xuất hiện vùng nhớ chia sẻ dùng chung giữa các luồng, việc truy cập và chỉnh sửa dữ liệu ở vùng này sẽ có thể dẫn đến góc nhìn khác nhau đối với dữ liệu tại các bản sao của nó, vấn đề này gọi là Cache Coherence. Vì vậy việc thiết kế trình điều khiển Cache Coherence là cần thiết nhằm đảm bảo tính chính xác của dữ liệu, góp phần tối ưu hóa hiệu suất và cải thiện độ tin cậy của hệ thống. Khóa luận thực hiện thiết kế phần cứng bộ điều khiển Cache Coherence theo kiến trúc 4-Way Set Associative trong hệ thống đa vi xử lý hỗ trợ 2 lõi, sử dụng giao thức Cache Coherence MOESI Snoopy để giải quyết vấn đề đồng nhất dữ liệu giữa các lõi trên kênh giao tiếp chung AXI Bus mở rộng ACE. Thiết kế lõi xử lý RISC-V RV32I pipeline 5 tầng tích hợp I-Cache và D-Cache để thực thi chương trình một cách hiệu quả. Bên cạnh đó, xây dựng mô hình kiểm thử hệ thống 2 vi xử lý bằng phần mềm, gồm 2 lõi xử lý RISC-V RV32I, 2 I-Cache, 2 D-Cache, AXI Bus với mở rộng ACE và bộ nhớ chính.Kết quả khóa luận sau khi đạt được của nhóm gồm: Hoàn thành thiết kế phần cứng và kiểm thử hệ thống đa vi xử lý hỗ trợ 2 lõi RISC-V RV32I có tích hợp giải quyết Cache Coherence hiệu quả, xây dựng được mô hình kiểm thử bằng phần mềm đồng thời thực hiện đồng kiểm thử và so sánh kết quả thực thi giữa phần cứng và phần mềm, tần số hoạt động của các thiết kế thành phần và toàn hệ thống đạt khá cao (đều trên 120MHz) đồng thời hiện thực thành công lên FPGA cho ra kết quả đúng như mong đợi. Về phần hướng phát triển của đề tài, nhóm xin đề xuất tinh chỉnh thiết kế để hỗ trợ được nhiều lõi xử lý hơn, cũng như tích hợp thêm các thành phần khác như DMA, MMU và các I/O khác để hệ thống đa vi xử lý hoàn chỉnh hơn. | Cache Coherence, Multiway Set Associative Cache, RISC-V RV32I, Shared Memory Multiprocessors |
| FCE-2025-061 | 2025 | Thiết kế vi xử lý dựa trên kiến trúc tập lệnh RISC-V RV32IV | ThS. Phạm Minh Quân, KS. Trần Đại Dương | Đề tài thiết kế và hiện thực một lõi vi xử lý dựa trên kiến trúc RISC-V RV32IV – kết hợp giữa khả năng xử lý vô hướng và vector số nguyên. Thiết kế tuân theo vi kiến trúc in-order, hướng đến các hệ thống chi phí thấp và tiết kiệm năng lượng. Lõi xử lý tích hợp giao thức TileLink UH để kết nối bộ nhớ thông qua Load Store Unit và sử dụng các đơn vị xử lý như Integer Unit, Vector Unit, và Vector Configuration. Một hệ thống kiểm thử hoàn chỉnh cũng được xây dựng với bộ biên dịch hợp ngữ, mô phỏng phần mềm và môi trường xác minh tự động. Kết quả kiểm thử cho thấy thiết kế hoạt động đúng về mặt chức năng. Khi hiện thực FPGA thiết kế hoạt động ổn định ở tần số 62.5 MHz với mức tiêu thụ điện năng thấp chỉ 0.155 W. | Vector, RISC-V, RV32IV, xử lý song song |
| FCE-2025-062 | 2025 | Hệ thống phát hiện ổ gà trên đường đi theo thời gian thực sử dụng kỹ thuật lượng tử hóa trên Raspberry Pi | ThS Phan Đình Duy | An toàn giao thông là một trong những vấn đề quan trọng hàng đầu trong bối cảnh gia tăng phương tiện và tai nạn giao thông, đặc biệt tại Việt Nam, nơi các hư hỏng đường bộ như ổ gà gây ra nhiều rủi ro nghiêm trọng. Công nghệ nhận diện ổ gà dựa trên trí tuệ nhân tạo, đặc biệt là học sâu, đang được chú trọng để hỗ trợ giám sát và quản lý hạ lớp đường bộ. Với đặc thù của các hệ thống thời gian thực trên thiết bị nhúng, việc tối ưu hóa mô hình học sâu để giảm tài nguyên tính toán và tăng tốc độ xử lý là yếu tố then chốt. Kỹ thuật lượng tử hóa (quantization) nổi bật như một giải pháp hiệu quả, trong đó Post-Training Quantization (PTQ) thực hiện lượng tử hóa sau khi huấn luyện, giúp giảm kích thước mô hình và tăng tốc độ suy luận, dù có thể gây mất mát độ chính xác ở một mức độ nhất định. Các nghiên cứu trước đây tại UIT đã áp dụng PTQ trong một số ứng dụng, nhưng chưa được triển khai rộng rãi trên các hệ thống nhận diện ổ gà thời gian thực. Đề tài "Hệ thống phát hiện ổ gà trên đường đi theo thời gian thực sử dụng kỹ thuật lượng tử hóa trên Raspberry Pi" tập trung nghiên cứu và phát triển giải pháp nhận diện ổ gà dựa trên mô hình YOLOv8n, được tối ưu hóa bằng kỹ thuật PTQ để triển khai trên thiết bị nhúng Raspberry Pi 4. Mục tiêu chính là xây dựng hệ thống nhận diện ổ gà hiệu quả, hướng tới ứng dụng thực tiễn trong quản lý đường bộ. Bộ dữ liệu được xây dựng từ các nguồn sưu tầm và tự quay tại Việt Nam, đảm bảo đa dạng điều kiện ánh sáng và thời tiết. Quá trình triển khai bao gồm huấn luyện mô hình, áp dụng PTQ để tối ưu hóa, và tích hợp với phần mềm hỗ trợ như ONNX trên Raspberry Pi 4. | Phát hiện ổ gà, Hệ thống thời gian thực, Lượng tử hóa, Lượng tử hóa sau huấn luyện (PTQ), Huấn luyện nhận thức lượng tử hóa (QAT), Mô hình YOLOv8, Raspberry Pi, Học sâu, Phát hiện đối tượng, Xử lý ảnh, ONNX Runtime, Mô-đun gộp (Fused Modules), Độ chính xác trung bình (mAP), Tốc độ khung hình mỗi giây (FPS), Bộ dữ liệu, Thị giác máy tính, Hệ thống nhúng, Hệ thống thông tin địa lý (GIS), Tích hợp GPS, An toàn giao thông đường bộ. |
| FCE-2025-063 | 2025 | Robot 6 chân | T.S Phạm Quốc Hùng | Khóa luận nghiên cứu và phát triển robot Hexapod với tính năng di chuyển đa hướng. Robot có thể di chuyển thẳng, ngang và thực hiện các chuyển động bất đối xứng giữa các chân. Việc điều khiển robot được thực hiện qua giao tiếp UART thông qua serial monitor trên nền tảng Arduino, kết nối với kit ESP32 và driver PCA9685. Trong nội dung thực hiện của khóa luận, mô phỏng trên phần mềm Matlab để kiểm tra tính hiệu quả của các phương trình điều khiển, sau đó mới nạp chương trình lên kit để robot di chuyển theo mong muốn. | Robot Hexapod, Di chuyển đa hướng, ESP32, PCA9685, Matlab, Inverse Kinematics. |
| FCE-2025-064 | 2025 | Thiết kế và khảo sát các tính chất của cảm biến nhiệt độ bằng phần mềm Comsol | TS. Trần Quang Nguyên | Khóa luận tập trung vào việc khảo sát và cải tiến thiết kế cảm biến nhiệt độ dạng cặp nhiệt điện (thermocouple) sử dụng trong các lò phản ứng nhanh (Fast Breeder Reactor – FBR), nơi đòi hỏi thiết bị đo lường có thời gian phản hồi nhanh và độ bền cao. Đối tượng nghiên cứu chính là cặp nhiệt điện loại K, cấu trúc cách điện bằng khoáng chất (MgO), bọc vỏ thép không gỉ – một cấu hình được sử dụng phổ biến trong công nghiệp. Bằng cách sử dụng phần mềm mô phỏng COMSOL Multiphysics, khóa luận xây dựng mô hình truyền nhiệt để phân tích ảnh hưởng của các thông số thiết kế như đường kính dây dẫn, độ dày lớp cách điện, độ dày vỏ bảo vệ và vị trí mối nối nóng đến thời gian phản hồi của cảm biến. Từ đó, đề tài đề xuất các cải tiến hình họcnhằm nâng cao hiệu suất truyền nhiệt mà vẫn đảm bảo các yêu cầu về độ cách điện và độ bền cơ học. Nghiên cứu này cho thấy tiềm năng của phương pháp mô phỏng số trong việc tối ưu hóa thiết kế cảm biến, góp phần vào việc phát triển các thiết bị đo lường nhiệt độ chính xác, nhanh chóng, phù hợp với yêu cầu nghiêm ngặt của hệ thống hạt nhân. Đồng thời, kết quả nghiên cứu có thể mở rộng áp dụng trong các lĩnh vực công nghiệp nhiệt độ cao khác như luyện kim, hóa chất và năng lượng. | Hiệu ứng Seebeck, cảm biến nhiệt điện, COMSOL Multiphysics, Thời gian phản hồi, Lò phản ứng nhanh, Truyền nhiệt dẫn nhiệt |
| FCE-2025-065 | 2025 | Thiết kế và xây dựng chatbox song ngữ Anh-Việt dựa trên giọng nói | TS. Đỗ Trí Nhựt | Trong bối cảnh chuyển đổi số toàn cầu, công nghệ AI và IoT thúc đẩy sự phát triển của các hệ thống chatbot giọng nói thông minh, nhưng các sản phẩm quốc tế như Misa hay EMO Robot có chi phí cao và chủ yếu hỗ trợ một ngôn ngữ, trong khi các nghiên cứu trong nước về chatbot song ngữ còn ở giai đoạn nguyên mẫu, đề tài này nhằm thiết kế và xây dựng một chatbot song ngữ Anh-Việt chi phí thấp trên nền tảng Raspberry Pi 4, tích hợp nhận diện giọng nói (STT) và chuyển văn bản thành giọng nói (TTS) để giao tiếp tự nhiên và điều khiển thiết bị smarthome, sử dụng mô hình LSTM để phân loại ngôn ngữ dựa trên đặc trưng MFCC, dữ liệu âm thanh được xử lý qua thư viện SpeechRecognition và Google Web Speech API, huấn luyện trên tập dữ liệu resample ở 16000 Hz với 85% dữ liệu huấn luyện và 15% xác thực, tích hợp Gemini API để trả lời câu hỏi và Pygame, YoutubeSearch để quản lý nhạc, kết quả cho thấy mô hình đạt độ chính xác 98.91% trong phân loại ngôn ngữ, hệ thống chatbot đạt độ chính xác 90% (tiếng Anh) và 70% (tiếng Việt) khi trả lời câu hỏi, 80-100% cho các lệnh điều khiển và phát nhạc, thời gian thực thi từ 4-9 giây, tuy nhiên còn hạn chế khi xử lý tiếng ồn và câu ngắn tiếng Việt, đề tài đã thành công xây dựng một hệ thống khả thi, góp phần thúc đẩy ứng dụng AI và IoT tại Việt Nam, nhưng cần cải thiện khả năng chống nhiễu và tối ưu độ trễ để nâng cao trải nghiệm người dùng. | Chatbox, Song ngữ Anh-Việt, Nhận diện giọng nói, AI, IoT, LSTM, MFCC, Raspberry Pi, Smarthome |
| FCE-2025-066 | 2025 | Thiết kế hệ thống hỗ trợ đặt thức ăn và thanh toán điện tử cho căn tin | TS.Đoàn Duy | Khóa luận tốt nghiệp “Thiết kế hệ thống hỗ trợ đặt thức ăn và thanh toán điện tử cho căn tin” được thực hiện trong bối cảnh xã hội hiện đại ngày càng đẩy mạnh ứng dụng công nghệ số vào đời sống, đặc biệt là trong các lĩnh vực dịch vụ như căn tin tại trường học, bệnh viện, khu công nghiệp, nơi nhu cầu phục vụ nhanh chóng, tiện lợi và an toàn ngày càng cao; các phương pháp phục vụ và thanh toán truyền thống tại căn tin đang bộc lộ nhiều hạn chế như ùn tắc, sai sót khi ghi nhận đơn hàng, thiếu minh bạch tài chính và gây bất tiện cho khách hàng cũng như nhân viên phục vụ, từ đó hình thành nhu cầu cấp thiết về một giải pháp công nghệ số hóa toàn diện; mục tiêu chính của nghiên cứu là thiết kế và xây dựng một hệ thống hỗ trợ đặt thức ăn và thanh toán điện tử nhằm hiện đại hóa quy trình hoạt động của căn tin, giảm thiểu thời gian chờ đợi, tối ưu hóa quản lý đơn hàng, đảm bảo tính minh bạch trong thanh toán và nâng cao trải nghiệm người dùng; phương pháp nghiên cứu bao gồm khảo sát các công nghệ thanh toán điện tử hiện hành, lựa chọn công nghệ phù hợp như PayPal, thiết kế hệ thống với mô hình 3 lớp (giao diện người dùng, xử lý nghiệp vụ, quản lý dữ liệu), sử dụng các phần cứng như Raspberry Pi, ESP32, màn hình cảm ứng, kết hợp với phần mềm phát triển bằng Python (KivyMD), Node.js (ExpressJS) và MongoDB, triển khai các module chính như kiosk tự phục vụ, hệ thống hiển thị bếp (KDS), máy chủ backend và cổng thanh toán; kết quả nghiên cứu là một hệ thống hoàn chỉnh cho phép người dùng tự chọn món, thanh toán điện tử qua mã QR, theo dõi tình trạng đơn hàng, trong khi nhân viên bếp có thể nhận và xử lý đơn hàng hiệu quả qua thiết bị KDS, đồng thời hệ thống quản lý trung tâm giúp tổng hợp báo cáo doanh thu, quản lý thực đơn và lịch sử giao dịch; kết luận của khóa luận khẳng định rằng hệ thống được thiết kế không chỉ giải quyết hiệu quả các vấn đề tồn tại của căn tin truyền thống mà còn mở ra tiềm năng mở rộng và phát triển thêm các tính năng trong tương lai nhằm góp phần thúc đẩy quá trình chuyển đổi số trong lĩnh vực dịch vụ ăn uống. | đặt thức ăn, thanh toán điện tử, căn tin, kiosk tự phục vụ, hệ thống hiển thị bếp, PayPal, quản lý đơn hàng, chuyển đổi số, Raspberry Pi, ESP32, KivyMD, Node.js, MongoDB, hệ thống quản lý căn tin |
| FCE-2025-067 | 2025 | Hệ thống giám sát nhịp tim từ xa cho gia đình | Thạc sĩ Nguyễn Duy Xuân Bách,PGS.Tiến sĩ Trịnh Lê Huy | Khóa luận “Hệ thống giám sát nhịp tim từ xa cho gia đình” tập trung vào việc nghiên cứu, thiết kế và đánh giá hiệu quả của giải pháp đo nhịp tim không tiếp xúc sử dụng cảm biến radar 60 GHz MR60BHA1, kết hợp phần cứng ESP32 và ứng dụng Android, đồng thời lưu trữ dữ liệu trên Firebase Realtime Database. Mục tiêu chính của đề tài là: kiểm tra và đánh giá độ chính xác của cảm biến MR60BHA1, xây dựng hệ thống thu thập, xử lý và hiển thị dữ liệu thu được từ cảm biến MR60BHA1 theo thời gian thực. | MR60BHA1,radar 60GHz,android app,esp32,nhịp tim,nhịp thở |
| FCE-2025-068 | 2025 | Mô hình hồ nước tự động điều chỉnh nhiệt độ dựa trên logic mờ | Phạm Quốc Hùng, Nguyễn Thành Nhân | Đề tài tập trung nghiên cứu và xây dựng mô hình hồ nước tự động điều chỉnh nhiệt độ dựa trên logic mờ, nhằm giải quyết thách thức duy trì nhiệt độ ổn định trong các hệ thống nuôi trồng thủy sản hoặc môi trường thử nghiệm có điều kiện thay đổi liên tục và phi tuyến tính. Mục tiêu chính là phát triển hệ thống điều khiển sử dụng bộ điều khiển logic mờ, so sánh hiệu quả với phương pháp PID truyền thống, thông qua các tiêu chí như thời gian đáp ứng và độ vọt lố. Phương pháp nghiên cứu chủ yếu là thực nghiệm, kết hợp thiết kế phần cứng sử dụng Raspberry Pi, cảm biến DS18B20, mô-đun Peltier và xây dựng hệ thống giám sát IoT để theo dõi dữ liệu thời gian thực, cùng với quá trình thiết kế tập luật mờ, hàm thành viên và đánh giá qua các kịch bản kiểm thử khác nhau. Kết quả cho thấy hệ thống điều khiển logic mờ có khả năng thích ứng linh hoạt với biến động môi trường, duy trì nhiệt độ chính xác và ổn định tốt hơn PID, qua đó mở ra tiềm năng ứng dụng cho các mô hình điều nhiệt thông minh quy mô nhỏ. Ngoài ra, đề tài cũng chứng minh tính khả thi của việc ứng dụng công nghệ điều khiển mờ trong thực tế, từ đó góp phần hướng tới xây dựng các giải pháp tự động hóa hiệu quả và tiết kiệm năng lượng hơn. Việc triển khai kết hợp giữa công nghệ điều khiển và IoT còn tạo nền tảng để mở rộng sang các lĩnh vực khác như nông nghiệp thông minh, phòng thí nghiệm và hệ thống điều khiển môi trường tự động. | logic mờ, pid, điều khiển hồ nước, kiểm soát nhiệt độ |
| FCE-2025-069 | 2025 | Đo độ ngọt cà chua bi sử dụng quang phổ cận hồng ngoại và mô hình học máy | TS. Phạm Quốc Hùng | Cà chua bi là một loại thực phẩm phổ biến trên thị trường, được ưa chuộng bởi hương vị thơm ngon và giá trị dinh dưỡng cao. Độ ngọt của cà chua bi là một chỉ số quan trọng ảnh hưởng trực tiếp đến chất lượng và hương vị của sản phẩm, từ đó quyết định giá trị thương mại và sự chấp nhận của người tiêu dùng. Việc xác định chính xác độ ngọt không chỉ giúp kiểm soát chất lượng mà còn hỗ trợ quá trình thu hoạch, chế biến và bảo quản, đảm bảo cung cấp sản phẩm có chất lượng đồng đều cho thị trường. Hiện nay, các phương pháp truyền thống như khúc xạ kế hoặc chuẩn độ hiện đang được sử dụng để đo độ ngọt, nhưng những phương pháp này thường có tính xâm lấn. Quang phổ cận hồng ngoại (NIR) là một phương pháp tiên tiến, không xâm lấn, cho phép phân tích nhanh các thành phần hóa học trong sản phẩm mà không cần phá hủy mẫu. NIR có khả năng xác định chính xác độ ngọt trong cà chua bi một cách liên tục và trực tiếp, hỗ trợ cho quá trình kiểm tra chất lượng tự động trong sản xuất công nghiệp. Đề tài sẽ tập trung tìm hiểu, nghiên cứu, thiết kế và phát triển hệ thống dự đoán độ ngọt của trái cà chua bi theo hướng tiếp cận không xâm lấn bằng NIR và áp dụng các mô hình học máy để đưa ra các dự đoán chính xác về độ ngọt, nhằm khắc phục những mặt hạn chế của các đề tài nghiên cứu tương tự trước đó và tiếp cận thêm các hướng phát triển khác. Dựa trên các tính chất của dải quang phổ VIS – NIR, đề tài đã nghiên cứu, thiết kế và xây dựng thành công mô hình đo độ ngọt Brix không xâm lấn, với sai số 10.5% °Brix khi so sánh với kết quả thực tế đo bằng khúc xạ kế Brix Trans Instruments. Sau khi so sánh các mô hình máy học, Gausian Process Regression đạt kết quả tốt nhất với R2 = 0.87 và RMSE = 0.32. Từ đó chứng minh sự tích hợp của quang phổ NIR với học máy như một giải pháp mạnh mẽ để dự đoán độ ngọt cho qua cà chua bi trong ứng dụng nông nghiệp. | Near-Infrared, Đo độ ngọt cà chua bi, Học máy, Độ ngọt Brix, Sav-gol filter, SNV, Standard Scaler, Random Forest, Support Vector Regression, Gaussian Process Regressor |
| FCE-2025-070 | 2025 | Nghiên cứu và thiết kế vi mạch phục vụ quá trình kiểm tra chip bộ nhớ (Nguyễn Xuân Tùng) | Phan Đình Duy, Hồ Nam Tịnh | Khóa luận nghiên cứu bối cảnh kiểm tra chip bộ nhớ – một bước quan trọng trong quy trình sản xuất nhằm đảm bảo chất lượng và độ tin cậy của các loại bộ nhớ như SRAM, ROM, đặc biệt trong bối cảnh công nghệ bán dẫn ngày càng thu nhỏ và hệ thống tích hợp ngày càng phức tạp. Mục tiêu chính là thiết kế thành công một vi mạch (testchip) chuyên dụng để đo chỉ số thời gian truy cập dữ liệu Taa của bộ nhớ, từ đó hỗ trợ đánh giá hiệu suất và phát hiện lỗi thời gian. Đề tài được thực hiện theo quy trình thiết kế ASIC chuẩn, bao gồm các bước khảo sát, thiết kế RTL, tổng hợp, phân tích timing, thiết kế vật lý và kiểm tra hậu kỳ, sử dụng công cụ EDA chuyên nghiệp như Synopsys Design Compiler, PrimeTime và Cadence Innovus. Vi mạch kiểm tra được tích hợp khối đo thời gian (TM) sử dụng kỹ thuật Programmable Digital Delay Line (PDL) kết hợp Ring Oscillator để đo chính xác độ trễ. Kết quả thử nghiệm cho thấy testchip hoạt động hiệu quả trong việc đo Taa với sai số nhỏ hơn so với các thiết kế cũ, giúp cải thiện độ chính xác và hiệu suất kiểm tra. Kết luận cho thấy đề tài không chỉ đạt được mục tiêu thiết kế thành công một testchip chức năng mà còn góp phần tối ưu hóa quy trình kiểm tra chip bộ nhớ, mở ra tiềm năng ứng dụng trong sản xuất, đánh giá chất lượng và phát triển hệ thống nhúng. | RAM, ROM, BIST, ECC, PV, EMIR, ASIC, PNR, CTS, STA, DRC, LVS, ERC, TM, TMU, TMSCU, FSM, DDL, PDL, ALU, TDC, PLL, OSC, RTL, PVT, PI, EDA, HFNS |
| FCE-2025-071 | 2025 | Robot hút bụi sử dụng lidar | ThS Phan Đình Duy | Nghiên cứu và hiện thực một hệ thống robot có khả năng tự động lập bản đồ, điều hướng và làm sạch không gian trong nhà bằng cách ứng dụng công nghệ SLAM trên nền tảng ROS 2. Hệ thống được xây dựng từ các thành phần phần cứng như Raspberry Pi 4, STM32, cảm biến RPLIDAR A1M8 và động cơ có encoder. Về phần mềm, robot sử dụng SLAM Toolbox để xây dựng bản đồ, Navigation2 để điều hướng đến điểm đích và gói OpenNav Coverage để thực hiện lập kế hoạch phủ kín khu vực làm sạch. Thông qua các kịch bản thực nghiệm, hệ thống cho thấy khả năng làm việc ổn định, chính xác và phù hợp với các môi trường phẳng trong nhà. | SLAM, ROS 2, LIDAR, Navigation2, OpenNav Coverage, explore_lite, Robot hút bụi. |
| FCE-2025-072 | 2025 | Ước lượng khoảng cách đến xe phía trước bằng camera đơn sử dụng Pose Estimation và RANSAC | TS. Đỗ Trí Nhựt | Đề tài tập trung xây dựng một hệ thống sử dụng camera đơn để ước lượng khoảng cách đến phương tiện phía trước, trong bối cảnh nhu cầu tăng cao về các hệ thống hỗ trợ lái xe an toàn (ADAS) trong giao thông hiện đại. Mục đích của nghiên cứu là đánh giá tính khả thi và hiệu quả của phương pháp sử dụng camera đơn kết hợp với các kỹ thuật thị giác máy tính tiên tiến trên thiết bị nhúng giá rẻ. Hệ thống áp dụng mô hình phát hiện vật thể YOLOv11 được lượng tử hóa sau huấn luyện nhằm tối ưu tốc độ và hiệu năng trên Raspberry Pi 5, kết hợp với quy trình hiệu chỉnh camera để thu được các tham số nội tại và ngoại tại phục vụ tính toán. Quá trình ước lượng khoảng cách dựa trên mô hình pinhole camera kết hợp với thuật toán RANSAC để loại bỏ nhiễu và tăng độ chính xác. Kết quả cho thấy hệ thống có thể hoạt động hiệu quả trong điều kiện thực tế với độ chính xác chấp nhận được, đặc biệt khi sử dụng mô hình OpenVINO INT8 ở độ phân giải 416x416. Nghiên cứu kết luận rằng phương pháp đề xuất có tiềm năng triển khai thực tế, đồng thời chỉ ra một số hạn chế và định hướng cải tiến hệ thống trong tương lai nhằm nâng cao độ chính xác và khả năng thích ứng với môi trường giao thông phức tạp. | Ước lượng khoảng cách, camera đơn, hiệu chỉnh camera, YOLOv11, lượng tử hóa sau huấn luyện, OpenVINO, TfLite, RANSAC, Raspberry Pi 5, hệ thống nhúng, nhận diện phương tiện |
| FCE-2025-073 | 2025 | Đo độ ngọt cà chua bi sử dụng quang phổ cận hồng ngoại và mô hình học máy | TS. Phạm Quốc Hùng | Cà chua bi là một loại thực phẩm phổ biến trên thị trường, được ưa chuộng bởi hương vị thơm ngon và giá trị dinh dưỡng cao. Độ ngọt của cà chua bi là một chỉ số quan trọng ảnh hưởng trực tiếp đến chất lượng và hương vị của sản phẩm, từ đó quyết định giá trị thương mại và sự chấp nhận của người tiêu dùng. Việc xác định chính xác độ ngọt không chỉ giúp kiểm soát chất lượng mà còn hỗ trợ quá trình thu hoạch, chế biến và bảo quản, đảm bảo cung cấp sản phẩm có chất lượng đồng đều cho thị trường. Hiện nay, các phương pháp truyền thống như khúc xạ kế hoặc chuẩn độ hiện đang được sử dụng để đo độ ngọt, nhưng những phương pháp này thường có tính xâm lấn. Quang phổ cận hồng ngoại (NIR) là một phương pháp tiên tiến, không xâm lấn, cho phép phân tích nhanh các thành phần hóa học trong sản phẩm mà không cần phá hủy mẫu. NIR có khả năng xác định chính xác độ ngọt trong cà chua bi một cách liên tục và trực tiếp, hỗ trợ cho quá trình kiểm tra chất lượng tự động trong sản xuất công nghiệp. Đề tài sẽ tập trung tìm hiểu, nghiên cứu, thiết kế và phát triển hệ thống dự đoán độ ngọt của trái cà chua bi theo hướng tiếp cận không xâm lấn bằng NIR và áp dụng các mô hình học máy để đưa ra các dự đoán chính xác về độ ngọt, nhằm khắc phục những mặt hạn chế của các đề tài nghiên cứu tương tự trước đó và tiếp cận thêm các hướng phát triển khác. Dựa trên các tính chất của dải quang phổ VIS – NIR, đề tài đã nghiên cứu, thiết kế và xây dựng thành công mô hình đo độ ngọt Brix không xâm lấn, với sai số 10.5% °Brix khi so sánh với kết quả thực tế đo bằng khúc xạ kế Brix Trans Instruments. Sau khi so sánh các mô hình máy học, Gausian Process Regression đạt kết quả tốt nhất với R2 = 0.87 và RMSE = 0.32. Từ đó chứng minh sự tích hợp của quang phổ NIR với học máy như một giải pháp mạnh mẽ để dự đoán độ ngọt cho qua cà chua bi trong ứng dụng nông nghiệp. | Near-Infrared, Đo độ ngọt cà chua bi, Học máy, Độ ngọt Brix, Sav-gol filter, SNV, Standard Scaler, Random Forest, Support Vector Regression, Gaussian Process Regressor |
| FCE-2025-074 | 2025 | Thiết kế và hiện thực thuật toán bảo mật SHA-256 và bộ xử lý RISC-V trên FPGA | Phạm Quốc Hùng | Đề tài hiện thực thuật toán SHA-256 trên lõi RISC-V RV32I sử dụng kiến trúc Pipeline. Hệ thống được xây dựng bằng ngôn ngữ Verilog và được mô phỏng trên phần mềm Vivado. Sau đó được hiện thực trên phần cứng FPGA và triển khai dưới dạng mô hình System on Chip (SoC). Đề tài hướng tới việc xây dựng một giải pháp phần cứng bảo mật hiệu quả, có khả năng tích hợp vào các thiết kế RISC-V hiện có. | RISC-V, SoC, FPGA, SHA256 |
| FCE-2025-075 | 2025 | Tái cấu hình hệ điều hành Linux cho hệ thống SoC với lõi IP RV32I và AES-128 | TS. Nguyễn Minh Sơn | Khóa luận “Tái cấu hình hệ điều hành Linux cho hệ thống SoC với lõi IP RV32I và AES-128” được thực hiện trong bối cảnh IoT phát triển mạnh và nhu cầu bảo mật phần cứng ngày càng cao, cùng với xu hướng áp dụng kiến trúc RISC-V mã nguồn mở; đề tài hướng đến thiết kế hệ thống SoC tích hợp vi xử lý RISC-V RV32I và khối mã hóa AES-128, sau đó triển khai hệ điều hành Linux đơn giản để đánh giá khả năng hoạt động thực tế; nhóm sử dụng phần mềm Vivado 2024.2, bo mạch Genesys ZU-5EV và công cụ Buildroot để thiết kế và hiện thực hệ thống; kết quả đạt được là một hệ thống SoC có khả năng chạy Linux với mã hóa AES-128 trên phần cứng; nghiên cứu cho thấy tiềm năng ứng dụng thực tế của RISC-V trong các hệ thống nhúng bảo mật. | Hệ thống trên chip (SoC), RISC-V, bộ xử lý superscalar, bộ mã hoá AES-128, giao thức AXI4, genesys ZU-5ev, Buildroot, tái cấu hình hệ điều hành. |
| FCE-2025-076 | 2025 | Nghiên cứu và triển khai hệ thống SoC bảo mật với AES-128 trên nền tảng RISC-V | TS. Nguyễn Minh Sơn | Trong bối cảnh các thiết bị nhúng và IoT ngày càng yêu cầu cao về bảo mật thông tin, vượt qua những hạn chế của giải pháp phần mềm, nghiên cứu này tập trung vào việc tích hợp bảo mật trực tiếp vào phần cứng bằng cách tận dụng kiến trúc mở RISC-V. Mục đích của nghiên cứu là thiết kế và triển khai một Hệ thống trên Chip (SoC) bảo mật hoàn chỉnh, có khả năng xử lý độc lập và mã hóa dữ liệu ở cấp độ phần cứng, với trọng tâm là sự kết hợp giữa bộ xử lý RISC-V, bộ mã hóa AES-128, và bộ điều khiển truy cập bộ nhớ trực tiếp (DMA) để truyền dữ liệu tốc độ cao. Về phương pháp, hệ thống được thiết kế ở mức RTL bằng ngôn ngữ SystemVerilog, bao gồm một CPU RISC-V RV32I pipeline 5 tầng tích hợp I-Cache và D-Cache 4-way set-associative, khối mã hóa/giải mã AES-128, bộ điều khiển DMA, và bộ quản lý ngắt PLIC, tất cả được liên kết qua giao thức AXI4. Chức năng của hệ thống đã được xác minh qua mô phỏng waveform và kiểm thử thực tế trên board FPGA Virtex-7. Kết quả nghiên cứu cho thấy hệ thống hoạt động ổn định ở tần số 100 MHz, đạt thông lượng xử lý mã hóa toàn trình là 465.5 Mbps và độ trễ ngắt chỉ 2 chu kỳ, chứng tỏ luồng xử lý tự động hoạt động hiệu quả khi CPU được giải phóng khỏi các tác vụ truyền và mã hóa dữ liệu. Về mặt hiệu năng, việc tích hợp cache đã cải thiện đáng kể chỉ số CPI của CPU từ ~15 xuống còn ~2.4-2.8 trong các bài kiểm tra benchmark. Kết luận, khóa luận đã xây dựng thành công một kiến trúc tham khảo cho SoC bảo mật trên nền tảng RISC-V, chứng minh tính khả thi của việc tích hợp phần cứng chuyên dụng để tối ưu hiệu năng và bảo mật. Tuy nhiên, đề tài vẫn còn những hạn chế như chỉ tập trung vào phần cứng mà chưa phát triển phần mềm hỗ trợ và các thành phần phụ trợ mới chỉ được thiết kế ở mức cơ bản. | Secure SOC, AES-128, RISC-V, Cache |
| FCE-2025-077 | 2025 | Thiết kế bộ tăng tốc xử lý lượng tử | ThS. Phạm Minh Quân, KS. Trần Đại Dương | Trong những năm gần đây, máy tính lượng tử đã và đang trở thành một lĩnh vực nghiên cứu nhận được nhiều sự quan tâm nhờ tiềm năng mang lại các đột phá trong tính toán. Tuy nhiên, phần lớn các nghiên cứu hiện nay chủ yếu được thực hiện trên phần mềm mô phỏng chạy trên nền tảng máy tính cổ điển. Việc mô phỏng các hiện tượng lượng tử bằng phần cứng tuyến tính truyền thống (CPU, GPU) gặp nhiều hạn chế về hiệu năng và khả năng mở rộng. Đặc biệt, khi số lượng qubit tăng lên, dung lượng bộ nhớ và thời gian tính toán cần thiết cho việc mô phỏng tăng theo hàm mũ, làm giảm đáng kể khả năng khai thác thực tiễn của các mô hình mô phỏng.Trong khi đó, các hệ thống phần cứng lượng tử thương mại hiện có vẫn chưa phổ biến rộng rãi và thường là các nền tảng đóng, không công khai mã nguồn hoặc kiến trúc phần cứng. Điều này gây nhiều trở ngại cho việc nghiên cứu, đặc biệt là các nhóm nghiên cứu nhỏ và sinh viên trong việc tiếp cận, thử nghiệm và hiện thực các thuật toán lượng tử trên phần cứng. Đề tài "Thiết kế bộ tăng tốc xử lý lượng tử " được thực hiện với mục tiêu nghiên cứu, thiết kế và triển khai một bộ tăng tốc xử lý lượng tử trên nền tảng FPGA. Bộ tăng tốc này có khả năng thực thi 10 cổng lượng tử cơ bản bao gồm: PauliX, PauliY, PauliZ, Hadamard, Chadamard, CNOT, Swap, Cswap, RotateX và RotateY trên hệ thống sử dụng tối đa 4 qubit tương đương với 16 trạng thái xuất hiện. Phương pháp tiếp cận của đề tài bao gồm: khảo sát các thuật toán lượng tử cơ bản; dựa trên cơ sở của kiến trúc tập lệnh RISC-V đề xuất một kiến trúc tập lệnh mới để xử lý các lệnh lượng tử và tương thích tập lệnh RISC-V, thiết kế các cổng lượng tử trên phần mềm kết hợp bộ xử lý ISS cho tập lệnh RV32I, tiếp tục thiết kế trên phần cứng tương tự như phần mềm và cuối cùng thực hiện so sánh trên cả phần mềm và phần cứng. | Quantum Simulator, Quantum Assembler, Quantum Instruction Set, Bộ mô phỏng lượng tử, Trình biên dịch hợp ngữ lượng tử, Tập lệnh lượng tử |
| FCE-2025-078 | 2025 | Ứng dụng ROS2 trong xây dựng robot tự hành và vẽ bản đồ không gian trong nhà | TS. Đoàn Duy | ROS (Robot Operating System) là nền tảng mã nguồn mở, cung cấp một bộ công cụ và thư viện mạnh mẽ để phát triển các ứng dụng Robot phức tạp và hiện đại. Kể từ khi ra đời, ROS đã có những đóng góp quan trọng, góp phần thúc đẩy sự phát triển của ngành Robot toàn cầu. Trên nền tảng vững chắc của ROS, ROS2 đã được ra mắt như một bước tiến tất yếu, với mục tiêu phát triển các hệ thống robot thông minh và phức tạp hơn nữa. ROS2 không chỉ kế thừa những ưu điểm của ROS mà còn tích hợp thêm các công cụ, tính năng tiên tiến và giải quyết được những hạn chế mà ROS gặp phải. Đề tài này hướng đến việc ứng dụng ROS2 để xây dựng một hệ thống Robot tự hành, có khả năng vẽ bản đồ không gian trong nhà, nhằm đem lại sự tối ưu và hiệu quả trong việc triển khai các ứng dụng robot hiện đại. | Robot Operating System 2 (ROS2), Autonomous mobile robot, Patrol robot, Navigation Stack 2 (Nav2), Simultaneous Localization and Mapping (SLAM), Graph-based SLAM, ROS2 Control, Micro-ROS, Model Predictive Path Integral Controller, A*, Djikstra, Flutter |
| FCE-2025-079 | 2025 | Ứng dụng ROS2 trong xây dựng robot tự hành và vẽ bản đồ không gian trong nhà | TS. Đoàn Duy | ROS (Robot Operating System) là nền tảng mã nguồn mở, cung cấp một bộ công cụ và thư viện mạnh mẽ để phát triển các ứng dụng Robot phức tạp và hiện đại. Kể từ khi ra đời, ROS đã có những đóng góp quan trọng, góp phần thúc đẩy sự phát triển của ngành Robot toàn cầu. Trên nền tảng vững chắc của ROS, ROS2 đã được ra mắt như một bước tiến tất yếu, với mục tiêu phát triển các hệ thống robot thông minh và phức tạp hơn nữa. ROS2 không chỉ kế thừa những ưu điểm của ROS mà còn tích hợp thêm các công cụ, tính năng tiên tiến và giải quyết được những hạn chế mà ROS gặp phải. Đề tài này hướng đến việc ứng dụng ROS2 để xây dựng một hệ thống Robot tự hành, có khả năng vẽ bản đồ không gian trong nhà, nhằm đem lại sự tối ưu và hiệu quả trong việc triển khai các ứng dụng robot hiện đại. | Robot Operating System 2 (ROS2), Autonomous mobile robot, Patrol robot, Navigation Stack 2 (Nav2), Simultaneous Localization and Mapping (SLAM), Graph-based SLAM, ROS2 Control, Micro-ROS, Model Predictive Path Integral Controller, A*, Djikstra, Flutter |
| FCE-2025-080 | 2025 | Xây dựng hệ thống điểm danh ứng dụng trong phòng học | PSG.TS.Trịnh Lê Huy | Trong bối cảnh quản lý hiện đại, đặc biệt tại các cơ sở giáo dục và doanh nghiệp, hệ thống điểm danh và chấm công là công cụ thiết yếu. Các phương pháp truyền thống như điểm danh thủ công tốn thời gian, dễ xảy ra gian lận "điểm danh hộ". Phương pháp dựa trên thẻ cũng tiềm ẩn nguy cơ gian lận do người dùng có thể dễ dàng chuyển giao thẻ. Công nghệ nhận diện khuôn mặt, dù tiên tiến, vẫn đối mặt với thách thức từ các yếu tố môi trường như nhiễu ánh sáng, góc chụp không lý tưởng hoặc lỗi nhận diện sai danh tính. Nhận thức những hạn chế này, nghiên cứu đã đặt ra mục tiêu phát triển một hệ thống điểm danh thông minh toàn diện, bao gồm cả giải pháp phần cứng và phần mềm, nhằm khắc phục những điểm chưa tối ưu của phương pháp điểm danh truyền thống, đồng thời cải thiện hiệu quả và nâng cao tính bảo mật so với các giải pháp công nghệ hiện có. Trọng tâm là triển khai cơ chế điểm danh hai lớp, kết hợp nhận diện khuôn mặt và thẻ RFID để tăng cường độ chính xác và hạn chế gian lận, đồng thời xây dựng giao diện người dùng trực quan, thân thiện cho ba nhóm đối tượng: người thực hiện điểm danh, người được điểm danh và người quản lý hệ thống. Về phương pháp, hệ thống đã triển khai cơ chế xác thực hai lớp (2FA) kết hợp nhận diện khuôn mặt và thẻ RFID; phần mềm sử dụng Python, thư viện OpenCV cho xử lý hình ảnh, TensorFlow cho học máy và nhận diện, tích hợp SendGrid để tự động gửi thông tin điểm danh qua email, và dữ liệu được lưu trữ trên Firebase; phần cứng sử dụng Raspberry Pi 5, Camera Module V3, module thẻ RFID và LCD 16x2. Hệ thống có giới hạn là tập dữ liệu huấn luyện tối thiểu 25 sinh viên, hiệu suất xử lý khoảng 10 khung hình/giây (FPS), không hỗ trợ nhận diện khuôn mặt bị che khuất nghiêm trọng, ánh sáng yếu/ngược sáng, hoặc khi khuôn mặt không có trong cơ sở dữ liệu, yêu cầu kết nối Wi-Fi ổn định và thử nghiệm trong một phòng học cụ thể. Kết quả nghiên cứu cho thấy hệ thống đạt độ tin cậy cao với tỷ lệ nhận diện chính xác ổn định trên mức 95% và tốc độ xử lý khoảng 10 FPS. Khả năng điểm danh qua RFID được xác minh chỉ cho phép sinh viên có trong lớp thực hiện. Giao diện hệ thống quản lý đã được cải tiến trực quan, linh hoạt, cho phép xem lại lịch sử điểm danh, ghi lại đầy đủ thông tin (hình ảnh, thời gian, tên sinh viên) và tải danh sách sinh viên. Tóm lại, đề tài đã nghiên cứu, thiết kế và phát triển thành công một hệ thống điểm danh thông minh toàn diện, bao gồm cả giải pháp phần cứng và phần mềm, nhằm khắc phục những hạn chế của phương pháp điểm danh truyền thống và nâng cao tính bảo mật, đạt được độ chính xác và độ tin cậy cao trong việc nhận diện khuôn mặt và quản lý điểm danh. | Hệ thống điểm danh, Nhận diện khuôn mặt, RFID, Raspberry Pi, TensorFlow, OpenCV, Firebase,... |
| FCE-2025-081 | 2025 | Nghiên cứu và thiết kế mô hình xe tự hành ngoài trời có hướng dẫn sử dụng kỹ thuật Multi-sensor Fusion | TS. Đoàn Duy | Trong thời đại tự động hóa ngày càng phát triển, xe dẫn đường tự động (Automated Guided Vehicle) là một giải pháp quan trọng giúp nâng cao hiệu suất vận hành, tối ưu hoá chi phí và giảm phụ thuộc vào sức lao động con người trong nhiều lĩnh vực như công nghiệp, logistics và giao hàng tự động. Tuy nhiên, hầu hết các xe dẫn đường tự động truyền thống chỉ hoạt động hiệu quả trong môi trường trong nhà, nơi có hệ thống dẫn đường cố định như băng từ, vạch sơn hoặc bản đồ tuyến tính. Khóa luận này giới thiệu một mô hình mới – xe tự hành ngoài trời có hướng dẫn (AGV - Autonomous Guided Vehicle), được xây dựng với khả năng hoạt động linh hoạt trong môi trường không kiểm soát, thông qua kỹ thuật kết hợp dữ liệu đa cảm biến (multi-sensor fusion) gồm GNSS, IMU và la bàn số. Hệ thống không dựa vào việc lập bản đồ chi tiết (SLAM) hay hạ tầng vật lý cố định, mà thay vào đó, sử dụng thuật toán để xử lý và tổng hợp dữ liệu cảm biến nhằm tăng độ chính xác định vị và ổn định hướng chuyển động. Xe được điều khiển theo nguyên lý waypoint-based navigation – di chuyển đến các điểm tọa độ GNSS mục tiêu. Quá trình điều hướng được thực hiện dựa trên thuật toán Pure Pursuit, giúp xe tính toán hướng di chuyển và hiệu chỉnh góc lái theo thời gian thực. Ngoài ra, khóa luận cũng xây dựng một giao diện web hiển thị thông tin vị trí, trạng thái và hướng di chuyển của xe, giúp dễ dàng giám sát và điều khiển từ xa. Trong quá trình thực nghiệm, hệ thống đã được triển khai trên một mô hình xe dẫn động vi sai ba bánh, vận hành ngoài trời trong khuôn viên Trường Đại học Công nghệ Thông tin. Kết quả cho thấy hệ thống có thể xác định và điều hướng chính xác đến mục tiêu trong điều kiện thực tế, với độ ổn định tương đối tốt ngay cả khi tín hiệu GNSS có dao động nhẹ. Qua đó, đề tài không chỉ minh chứng được tính khả thi của giải pháp mà còn đặt nền tảng cho các nghiên cứu mở rộng trong tương lai như: nhận diện vật cản, lập bản đồ động, hoặc tích hợp giao tiếp V2X. | Multi-sensor Fusion, waypoint-based navigation, GNSS, IMU, digital compass, AGV |
| FCE-2025-082 | 2025 | Thiết kế trình giả lập mạch lượng tử trên FPGA | ThS. Trương Văn Cương, TS. Đỗ Trí Nhựt | Trước sự phát triển nhanh chóng của máy tính lượng tử và nhu cầu thử nghiệm thuật toán lượng tử trước khi triển khai thực tế, nghiên cứu tập trung vào việc thiết kế một trình giả lập mạch lượng tử trên nền tảng FPGA nhằm tận dụng khả năng xử lý song song và tối ưu tài nguyên phần cứng. Mục tiêu của nghiên cứu là xây dựng một hệ thống giả lập lượng tử có khả năng mở rộng tập lệnh, hỗ trợ mô phỏng các thuật toán lượng tử phức tạp và nâng cao hiệu suất giả lập với nhiều qubit hơn. Phương pháp tiếp cận bao gồm việc hiện thực hóa các cổng lượng tử cơ bản như Pauli-X, Pauli-Y, Pauli-Z, Hadamard, CNOT, SWAP, T, Controlled-Z và bổ sung thêm cổng S, sau đó triển khai mô phỏng thuật toán Grover và kiểm chứng kết quả trên phần cứng FPGA. Kết quả cho thấy hệ thống có thể mô phỏng chính xác bất kỳ mạch lượng tử 2 qubit nào, với đầu ra tương đồng hoàn toàn so với các nền tảng giả lập phổ biến như Qiskit, Cirq, và Qsim, đồng thời IP giả lập lượng tử đã được triển khai thành công trên ZedBoard, chứng minh tính khả thi và tiềm năng ứng dụng thực tế trong các hệ thống nhúng. | Quantum emulator, Qubit, FPGA, Quantum algorithm, Entanglement, Superposition, Quantum gate, Quantum nois, Quantum circuit simulation. |
| FCE-2025-083 | 2025 | Nghiên cứu và thiết kế mô hình xe tự hành ngoài trời có hướng dẫn sử dụng kỹ thuật Multi-sensor Fusion | TS. Đoàn Duy | Trong thời đại tự động hóa ngày càng phát triển, xe dẫn đường tự động (Automated Guided Vehicle) là một giải pháp quan trọng giúp nâng cao hiệu suất vận hành, tối ưu hoá chi phí và giảm phụ thuộc vào sức lao động con người trong nhiều lĩnh vực như công nghiệp, logistics và giao hàng tự động. Tuy nhiên, hầu hết các xe dẫn đường tự động truyền thống chỉ hoạt động hiệu quả trong môi trường trong nhà, nơi có hệ thống dẫn đường cố định như băng từ, vạch sơn hoặc bản đồ tuyến tính. Khóa luận này giới thiệu một mô hình mới – xe tự hành ngoài trời có hướng dẫn (AGV - Autonomous Guided Vehicle), được xây dựng với khả năng hoạt động linh hoạt trong môi trường không kiểm soát, thông qua kỹ thuật kết hợp dữ liệu đa cảm biến (multi-sensor fusion) gồm GNSS, IMU và la bàn số. Hệ thống không dựa vào việc lập bản đồ chi tiết (SLAM) hay hạ tầng vật lý cố định, mà thay vào đó, sử dụng thuật toán để xử lý và tổng hợp dữ liệu cảm biến nhằm tăng độ chính xác định vị và ổn định hướng chuyển động. Xe được điều khiển theo nguyên lý waypoint-based navigation – di chuyển đến các điểm tọa độ GNSS mục tiêu. Quá trình điều hướng được thực hiện dựa trên thuật toán Pure Pursuit, giúp xe tính toán hướng di chuyển và hiệu chỉnh góc lái theo thời gian thực. Ngoài ra, khóa luận cũng xây dựng một giao diện web hiển thị thông tin vị trí, trạng thái và hướng di chuyển của xe, giúp dễ dàng giám sát và điều khiển từ xa. Trong quá trình thực nghiệm, hệ thống đã được triển khai trên một mô hình xe dẫn động vi sai ba bánh, vận hành ngoài trời trong khuôn viên Trường Đại học Công nghệ Thông tin. Kết quả cho thấy hệ thống có thể xác định và điều hướng chính xác đến mục tiêu trong điều kiện thực tế, với độ ổn định tương đối tốt ngay cả khi tín hiệu GNSS có dao động nhẹ. Qua đó, đề tài không chỉ minh chứng được tính khả thi của giải pháp mà còn đặt nền tảng cho các nghiên cứu mở rộng trong tương lai như: nhận diện vật cản, lập bản đồ động, hoặc tích hợp giao tiếp V2X. | Multi-sensor Fusion, waypoint-based navigation, GNSS, IMU, digital compass, EKF, AGV |
| FCE-2025-084 | 2025 | Nghiên cứu và thiết kế hệ thống định vị quán tính-thị giác (VIO) cho xe robot sử dụng cảm biến IMU và camera đơn | TS. Đỗ Trí Nhựt | Đề tài tập trung vào việc thiết kế và triển khai hệ thống định vị quán tính thị giác – Visual-Inertial Odometry nhằm ước lượng chính xác vị trí và hướng chuyển động của một robot sử dụng cơ cấu lái trượt bằng cách kết hợp thông tin từ cảm biến IMU và camera đơn. Phương pháp thực hiện bao gồm việc đánh giá, xây dựng và kết nối phần cứng giữa mô hình xe, cảm biến và các ngoại vi cũng như xác định mô hình động học cơ bản của xe theo cơ cáu lái trượt. Sau đó nghiên cứu và ứng dụng các thuật toán tiền xử lý dữ liệu, thuật toán định vị bằng thị giác - Visual Odometry, thuật toán về tính toán định vị bằng quán tính - Inertial Navigation. Nghiên cứu kết hợp dữ liệu từ định vị bằng thị giác và định vị bằng quán tính nhằm cải thiện độ chính xác so với việc sử dụng từng phương pháp, ứng dụng một số metrix đánh giá kết quả. Kiểm nghiệm trong môi trường trong nhà thông qua các kịch bản chuyển động khác nhau với mục tiêu đánh giá độ chính xác và tính ổn định của VIO. Kết quả cho thấy hệ thống có khả năng hoạt động ổn định, đáp ứng tính thời gian thực với trung bình 15.45ms cho mỗi khung hình, sai số vị trí trung bình theo ATE đạt 0.159m và độ chính xác được cải thiện đến 40% so với từng hệ thống riêng lẻ. Hệ thống có khả năng hoạt động tốt nhưng vẫn còn bị ảnh hưởng bởi một vài điều kiện môi trường và có thể được cải thiện thêm bằng cách dùng những phần cứng tốt hơn cũng như áp dụng thêm AI hoặc các thuật toán tối ưu mạnh như Loop Closure, Bundle Adjustment để đạt được độ chính xác cao hơn. | Visual Inertial Odometry, Inertial measurement unit (imu), camera, Raspberry Pi 5 |
| FCE-2025-085 | 2025 | Nghiên cứu và thiết kế hệ thống định vị quán tính-thị giác (VIO) cho xe robot sử dụng cảm biến IMU và camera đơn | TS. Đỗ Trí Nhựt | Đề tài tập trung vào việc thiết kế và triển khai hệ thống định vị quán tính thị giác – Visual-Inertial Odometry nhằm ước lượng chính xác vị trí và hướng chuyển động của một robot sử dụng cơ cấu lái trượt bằng cách kết hợp thông tin từ cảm biến IMU và camera đơn. Phương pháp thực hiện bao gồm việc đánh giá, xây dựng và kết nối phần cứng giữa mô hình xe, cảm biến và các ngoại vi cũng như xác định mô hình động học cơ bản của xe theo cơ cáu lái trượt. Sau đó nghiên cứu và ứng dụng các thuật toán tiền xử lý dữ liệu, thuật toán định vị bằng thị giác - Visual Odometry, thuật toán về tính toán định vị bằng quán tính - Inertial Navigation. Nghiên cứu kết hợp dữ liệu từ định vị bằng thị giác và định vị bằng quán tính nhằm cải thiện độ chính xác so với việc sử dụng từng phương pháp, ứng dụng một số metrix đánh giá kết quả. Kiểm nghiệm trong môi trường trong nhà thông qua các kịch bản chuyển động khác nhau với mục tiêu đánh giá độ chính xác và tính ổn định của VIO. Kết quả cho thấy hệ thống có khả năng hoạt động ổn định, đáp ứng tính thời gian thực với trung bình 15.45ms cho mỗi khung hình, sai số vị trí trung bình theo ATE đạt 0.159m và độ chính xác được cải thiện đến 40% so với từng hệ thống riêng lẻ. Hệ thống có khả năng hoạt động tốt nhưng vẫn còn bị ảnh hưởng bởi một vài điều kiện môi trường và có thể được cải thiện thêm bằng cách dùng những phần cứng tốt hơn cũng như áp dụng thêm AI hoặc các thuật toán tối ưu mạnh như Loop Closure, Bundle Adjustment để đạt được độ chính xác cao hơn. | Visual Inertial Odometry, Inertial measurement unit (imu), camera, Raspberry Pi 5 |
| FCE-2025-086 | 2025 | Nghiên cứu, thiết kế ASIP cho bài toán Deep Learning | TS. Lâm Đức Khải | Sự đột phá trong lĩnh vực Deep Learning (DL) trong những năm trở lại đây đòi hỏi một giải pháp toàn diện hơn để tối ưu hóa việc vận hành DL trên phần cứng. Nghiên cứu này được thực hiện nhằm thử nghiệm một hướng đi có tiềm năng phát triển là ứng dụng Application-Specific Instruction-Set Procesor (ASIP) cho bài toán DL, gọi là DNN–SIP (Deep Neural Network ASIP). Trong phạm vi nghiên cứu, nhóm đã tham khảo các công trình ASIP có sẵn và thiết kế một kiến trúc ASIP với hai core, mỗi core đều có kiến trúc và tập lệnh đi kèm được tối ưu cho một chức năng, Controller Core dùng để vận chuyển dữ liệu và liên lạc với các core khác, DNN-SIP Core dùng để xử lý các phép toán trong mạng. Ngoài ra nhóm còn ứng dụng việc pipeline vào một mạng Deep Neural Network (DNN), tính toán song song và liên kết nhiều DNN-SIP với nhau nhằm tối ưu về thời gian xử lý. Kết quả đạt được là khả quan khi thời gian xử lý khi pipeline một mạng giảm từ 5.14ms khi không pipeline mạng xuống còn 3.85ms khi pipeline mạng. Mặc dù kết quả là không lý tưởng và sẽ cần rất nhiều nghiên cứu cải thiện nhưng tiềm năng của hướng đi này đã có thể được khẳng định. | Application Specific Instruction-Set Processor (ASIP), Deep Learning (DL), Deep Neural Network - Specific Instruction-set Processor (DNN-SIP), Instruction Set Architecture (ISA), Single Instruction Multiple Data (SIMD), Very Long Instruction Word (VLIW) |
| FCE-2025-087 | 2025 | Thiết kế và hiện thực bộ tăng tốc phần cứng trên FPGA phục vụ quá trình mô phỏng gene | ThS. Phạm Minh Quân, KS. Trần Đại Dương | Trước nhu cầu ngày càng cao về mô phỏng dữ liệu sinh học quy mô lớn, thuật toán AliSim đã thể hiện hiệu quả trong việc tạo căn chỉnh đa trình tự nhưng vẫn gặp giới hạn về hiệu năng khi xử lý hàng triệu chuỗi. Nghiên cứu này đề xuất giải pháp tăng tốc AliSim bằng cách hiện thực hóa thuật toán trên nền tảng FPGA nhằm cải thiện khả năng xử lý và mở rộng. Giải pháp tập trung vào hai thành phần chính: tái thiết kế quá trình phân tích cây nhị phân bằng kiến trúc Systolic Array để tối ưu luồng dữ liệu và giảm chi phí truy xuất bộ nhớ; tích hợp bộ sinh số ngẫu nhiên phần cứng FiGaRO nhằm đảm bảo chất lượng và tính ngẫu nhiên trong mô phỏng. Ngoài ra, nghiên cứu còn triển khai cơ chế điều khiển đồng bộ và kiểm tra chéo giữa phần mềm và phần cứng để đảm bảo độ chính xác của kết quả. Thực nghiệm bước đầu cho thấy giải pháp FPGA giúp cải thiện hiệu suất mô phỏng đáng kể so với phiên bản truyền thống, mở ra tiềm năng ứng dụng trong các bài toán sinh học tính toán với quy mô dữ liệu lớn. | DNA, RNA, FPGA |
| FCE-2025-088 | 2025 | Thiết kế vi điều khiển RISC-V tích hợp mã hóa cứng hướng đến tiết kiệm năng lượng | ThS. Tạ Trí Đức, ThS. Phạm Minh Quân | Trong bối cảnh bảo mật thông tin ngày càng được chú trọng, việc tích hợp phần cứng mã hóa riêng biệt trong các thiết bị nhỏ gọn để đảm bảo tính bảo mật tối thiểu mà không ảnh hưởng đến hiệu năng ngày càng trở nên cần thiết, tuy nhiên, các giải pháp sẵn có hiện nay thường thiếu tính linh hoạt trong việc tùy chỉnh và mở rộng. Do đó, khóa luận này hướng đến việc tích hợp bộ mã hóa cứng AES-128 vào một vi điều khiển sử dụng lõi RISC-V SERV nhằm khai thác tính mở của kiến trúc RISC-V, với mục tiêu giảm tải xử lý trên CPU, tăng hiệu suất mã hóa và mang lại khả năng tùy chỉnh cao cho người dùng. Phương pháp thực hiện bao gồm nghiên cứu tài liệu, thiết kế và mô phỏng bằng ngôn ngữ Verilog, kiểm thử hoạt động thực tế trên FPGA, tiếp theo là thiết kế vật lý trên bộ công cụ Cadence và kiểm tra các thông số kỹ thuật như diện tích, điện năng tiêu thụ,... Kết quả đạt được là một vi điều khiển hoạt động tốt trên FPGA ở tần số 50MHz, đáp ứng yêu cầu chức năng nhưng kết quả thiết kế vật lý chưa đạt kỳ vọng do không vượt qua các kiểm tra tương đương chức năng và thiếu các bước mô phỏng sau tổng hợp và sau thiết kế vật lý, tuy nhiên kết quả này vẫn cung cấp dữ liệu tham khảo giá trị về tài nguyên phần cứng và là cơ sở cho các nghiên cứu, phát triển tiếp theo, qua đó khẳng định tính khả thi của hướng thiết kế vi điều khiển tích hợp AES-128 dựa trên lõi SERV nếu được đầu tư và hoàn thiện thêm. | RISC-V, SERV, Mã hóa, AES, Vi điều khiển |
| FCE-2025-089 | 2025 | Nghiên cứu và hiện thực hệ thống cảnh báo cháy nổ sử dụng mạng lưới cảm biến bluethooth low energy | THẠC SĨ TRƯƠNG VĂN CƯƠNG | Trong bối cảnh các vụ cháy nổ xảy ra ngày càng nhiều tại các khu dân cư, chung cư và công trình công cộng, việc xây dựng một hệ thống cảnh báo cháy hiệu quả, tiết kiệm và dễ triển khai là hết sức cần thiết. Tuy hiện nay đã có nhiều hệ thống báo cháy, nhưng đa phần sử dụng mô hình có dây, khó lắp đặt, bảo trì và chưa có khả năng giám sát linh hoạt từ xa. Nhằm giải quyết các hạn chế đó, nhóm nghiên cứu lựa chọn đề tài xây dựng hệ thống cảnh báo cháy sử dụng công nghệ Bluetooth Low Energy (BLE Mesh) kết hợp IoT, để phát hiện sớm nguy cơ cháy nổ với chi phí thấp và khả năng mở rộng cao. Khóa luận tập trung nghiên cứu và hiện thực một hệ thống cảnh báo cháy thông minh dựa trên mạng lưới cảm biến không dây BLE Mesh. Hệ thống gồm 4 phần: Devices, Gateway, Cloud và End User. Cụ thể, các thiết bị (Devices) bao gồm các node Server có nhiệm vụ thu thập dữ liệu từ các cảm biến nhiệt độ, độ ẩm, khói và lửa, và các node Client đóng vai trò trung gian, tổng hợp dữ liệu từ nhiều Server rồi truyền về Gateway. Các thiết bị giao tiếp với nhau thông qua BLE Mesh theo cơ chế publish-subscribe. Gateway là máy tính nhúng (Raspberry Pi 3) kết nối với node Client qua giao thức MQTT, thực hiện xử lý, xác thực và gửi dữ liệu lên nền tảng đám mây. Gateway cũng nhận lệnh điều khiển từ Cloud và chuyển tiếp ngược lại đến các thiết bị. Cloud là nền tảng lưu trữ và xử lý dữ liệu thời gian thực, trong đó Firebase cung cấp các dịch vụ Realtime Database, Authentication và Messaging, giúp lưu trữ thông tin cảm biến, xác thực người dùng và gửi thông báo đến thiết bị di động khi có cảnh báo cháy. End User là ứng dụng di động xây dựng bằng Flutter, cho phép người dùng đăng nhập, theo dõi trạng thái cảm biến, quản lý các nhóm thiết bị và nhận cảnh báo cháy tức thời, trong đó hệ thống phân quyền giữa quản trị viên và người dùng để đảm bảo an toàn và dễ quản lý. Kết quả đạt được cho thấy hệ thống đã được xây dựng hoàn chỉnh, hoạt động ổn định với khoảng cách truyền dữ liệu lên đến 20m và có cơ chế cảnh báo hiệu quả qua còi, đèn LED và qua ứng dụng di động. Mạch báo cháy có kích thước tối ưu 7x7cm², tích hợp cảm biến DHT22, MP-2 và cảm biến lửa và dễ cấp nguồn. Ứng dụng di động thân thiện, hoạt động 24/24, hỗ trợ giám sát thời gian thực và điều khiển từ xa. Hệ thống phù hợp triển khai thực tế tại các tòa nhà, khu dân cư hoặc nhà máy, góp phần nâng cao an toàn và hiệu quả giám sát cháy nổ. | Fire Alarm System, BLE, BLE Mesh, Provisionier, Node Client, Node Server, Publish-Subcribe, Firebase, MQTT Broker |
| FCE-2025-090 | 2025 | Thiết kế bộ xử lý ngoại lệ cho bộ xử lý RISC-V RV32i | Ths. Phạm Minh Quân | Khóa luận này nghiên cứu và triển khai bộ xử lý ngoại lệ cho bộ xử lý RISC-V RV32I với hai chế độ đặc quyền chính là User (U-mode) và Supervisor (S-mode), nhằm cải thiện khả năng xử lý các ngoại lệ. Mục tiêu của đề tài là xây dựng một đơn vị xử lý ngoại lệ có thể phát hiện và xử lý các ngoại lệ như lệnh chuyển chế độ, lệnh không hợp lệ, lỗi căn chỉnh địa chỉ lệnh và các loại ngắt như software interrupt, timer interrupt, đồng thời hỗ trợ đầy đủ các thanh ghi hệ thống CSR như sstatus, scause, stvec, sepc, sie, sip và các lệnh thuộc tập lệnh Zicsr. Phương pháp nghiên cứu bao gồm việc khảo sát tài liệu, thiết kế phần cứng sử dụng Verilog theo luồng Altera FPGA Design Flow, mô phỏng trên ModelSim, kiểm tra sau tổng hợp trên Quartus và hiện thực hóa trên kit FPGA DE2, kết hợp với một trình mô phỏng phần mềm viết bằng Python để đồng mô phỏng và kiểm tra kết quả tự động. Kết quả cho thấy bộ xử lý ngoại lệ được thiết kế có khả năng xử lý hiệu quả các sự kiện trap, chuyển đổi chính xác giữa các chế độ đặc quyền, đảm bảo tính đúng đắn và độ ổn định của hệ thống, góp phần nâng cao độ tin cậy của bộ xử lý RISC-V RV32I trong các ứng dụng thực tế. | RISC-V, RV32I, ngoại lệ, ngắt, xử lý trap, chế độ đặc quyền, User mode, Supervisor mode, CSRs, Zicsr, Verilog, pipeline, FPGA, ModelSim, Quartus, trình mô phỏng, exception handling. |
| FCE-2025-091 | 2025 | Nghiên cứu và thiết kế vi mạch phục vụ quá trình kiểm tra chip bộ nhớ (Phạm Công Thành, Trần Thị Ngọc Thúy) | TS. PHẠM QUỐC HÙNG, ThS. HỒ NAM TỊNH | Khóa luận nghiên cứu bối cảnh kiểm tra chip bộ nhớ – một bước quan trọng trong quy trình sản xuất nhằm đảm bảo chất lượng và độ tin cậy của các loại bộ nhớ như SRAM, ROM, đặc biệt trong bối cảnh công nghệ bán dẫn ngày càng thu nhỏ và hệ thống tích hợp ngày càng phức tạp. Mục tiêu chính là thiết kế thành công một vi mạch (testchip) chuyên dụng để đo chỉ số thời gian truy cập dữ liệu Taa của bộ nhớ, từ đó hỗ trợ đánh giá hiệu suất và phát hiện lỗi thời gian. Đề tài được thực hiện theo quy trình thiết kế ASIC chuẩn, bao gồm các bước khảo sát, thiết kế RTL, tổng hợp, phân tích timing, thiết kế vật lý và kiểm tra hậu kỳ, sử dụng công cụ EDA chuyên nghiệp như Synopsys Design Compiler, PrimeTime và Cadence Innovus. Vi mạch kiểm tra được tích hợp khối đo thời gian (TM) sử dụng kỹ thuật Programmable Digital Delay Line (PDL) kết hợp Ring Oscillator để đo chính xác độ trễ. Kết quả thử nghiệm cho thấy testchip hoạt động hiệu quả trong việc đo Taa với sai số nhỏ hơn so với các thiết kế cũ, giúp cải thiện độ chính xác và hiệu suất kiểm tra. Kết luận cho thấy đề tài không chỉ đạt được mục tiêu thiết kế thành công một testchip chức năng mà còn góp phần tối ưu hóa quy trình kiểm tra chip bộ nhớ, mở ra tiềm năng ứng dụng trong sản xuất, đánh giá chất lượng và phát triển hệ thống nhúng. | AF, ASIC, BF, CFid, CFin, CFst, CTS, DEF, DRC, EMIR, HDL, IP, PD, PNR, PV, PVT, ROM, RTL, SAF, SDF, SI, SoC, SOF, SRAM, STA, TF |
| FCE-2025-092 | 2025 | Xác định chất lượng trứng không xấm lấn bằng cảm biến quang và kỹ thuật máy học | Phạm Quốc Hùng | Đề tài này xây dựng một thiết bị nhỏ gọn, giá thành thấp và không xâm lấn nhằm xác định chất lượng trứng gà thông qua việc kết hợp cảm biến quang phổ cận hồng ngoại (NIR) và các mô hình học máy. Thiết bị sử dụng cảm biến AS7265X để thu thập phổ ánh sáng trong dải bước sóng 410–940 nm, chiếu qua vỏ trứng tại ba vị trí khác nhau. Các tín hiệu phổ thu được được tiền xử lý với các kỹ thuật như Standard Scaler, Standard Normal Variate (SNV), và Multiplicative Scatter Correction (MSC), sau đó được đưa vào quá trình huấn luyện các mô hình học máy như Linear Regression, Random Forest, SVR. Kết quả cao nhất đạt được là với mô hình Linear Regression áp dụng trực tiếp lên dữ liệu thô ở vị trí mid, cho R² = 0.4 trên chỉ số Yolk Index. Ngoài ra, mô hình Linear Regression kết hợp với trích chọn đặc trưng RFE cũng đạt hiệu quả tốt nhất khi dự đoán Haugh Unit, với R² = 0.13 và RMSE = 9.31. | VIS-NIR, Haught Unit, York Index, Mô hình máy học, cảm biến quang phổ. |
| FCE-2025-093 | 2025 | Hiện thực ứng dụng phân loại tín hiệu ECG dựa trên mạng học sâu từ mức logic đến mức vật lý | Trần Thị Điểm | Trong những năm gần đây, mạng nơ-ron tích chập một chiều (1D-CNN) đã chứng tỏ hiệu quả vượt trội trong việc xử lý dữ liệu chuỗi thời gian như tín hiệu ECG, với khả năng tự động trích xuất đặc trưng mà không cần thiết kế thủ công các bộ lọc, phù hợp cho các ứng dụng phân loại bệnh tim dựa trên sơ đồ điện tim. Nghiên cứu này tập trung xây dựng và huấn luyện mô hình 1D-CNN trên tập dữ liệu MIT-BIH nhằm phân loại các loại nhãn tín hiệu ECG tương ứng với nhiều loại bệnh tim khác nhau, sử dụng Keras để tối ưu hóa tham số và đạt được độ nhạy trên 99%, độ đặc hiệu trên 98%, cùng độ chính xác dự đoán dương cao, thể hiện hiệu quả kiểm tra và phân loại chính xác bệnh tim. Phương pháp sử dụng mạng tích chập một chiều giúp giảm độ phức tạp tính toán, tăng tốc độ xử lý và dễ dàng triển khai trên phần cứng nhúng như SoC FPGA, từ đó xây dựng hệ thống IP chuyên dụng cho phân loại tín hiệu ECG với khả năng phát hiện nhanh và chính xác các bất thường tim mạch. Kết quả nghiên cứu cho thấy mô hình 1D-CNN không chỉ mang lại hiệu quả cao trong xử lý và dự đoán tín hiệu điện tim mà còn phù hợp để hiện thực hóa trong thiết kế vật lý trên các thiết bị nhúng, góp phần nâng cao chất lượng chẩn đoán tự động và tiềm năng ứng dụng trong y tế. | Convolutional Neural Network, System on Chip, ASIC, FPGA, ECG, IP, DMA, AI, Physical Design |
| FCE-2025-094 | 2025 | Thiết kế bộ vi xử lý 2 lõi dựa trên kiến trúc tập lệnh RISC-V RV32ICMFA | ThS. Phạm Minh Quân | Trong các năm qua tình hình nghiên cứu về đề tài phát triển bộ vi xử lý theo kiến trúc tập lệnh RISC-V trong khoa chỉ tập trung ở mức thiết kế đơn lõi và chỉ tích hợp các phần mở rộng phổ biến như RV32IMF. Đề tài này thực hiện phát triển một bộ vi xử lý 2 lõi giao tiếp với bộ nhớ dữ liệu thông qua bus sử dụng giao thức TL-UH, lõi xử lý hỗ trợ các phần mở rộng RV32ICMFA. Nhóm thực hiện nghiên cứu đề tài theo các phương pháp đọc hiểu tài liệu về giao thức TL-UH, kiến trúc tập lệnh RV32ICMFA, sau đó thực hiện thiết kế RTL trên tool vivado. Phương pháp xác minh thiết kế được thực hiện theo phương pháp công nghiệp là một phương pháp tự động hóa xác minh bằng các chương trình phần mềm để tăng hiệu quả xác minh. Kết quả đạt được là đề tài được thiết kế và xác minh đầy đủ tính đúng đắn của các tập lệnh cũng như hành vi giao tiếp thông qua bus TL-UH. Nhìn chung đề tài vẫn còn khá nhiều điểm cần phải cải thiện khi hệ thống chỉ đang giao tiếp tuần tự được với bộ nhớ dữ liệu single port sẽ làm giảm tính chất song song của một hệ thống đa lõi. | TL-UH, RV32ICMFA, dualcore |
| FCE-2025-095 | 2025 | Nghiên cứu và thử nghiệm các phương pháp lượng tử hóa cho mô hình AI trên board nhúng. | PHAN ĐÌNH DUY | Trong bối cảnh các thiết bị nhúng ngày càng được sử dụng rộng rãi trong các ứng dụng AI tại biên, vấn đề triển khai các mô hình học sâu có dung lượng lớn lên các thiết bị này đặt ra nhiều thách thức do giới hạn tài nguyên phần cứng. Khóa luận tập trung nghiên cứu và thử nghiệm hai phương pháp lượng tử hóa mô hình hậu huấn luyện (Post-Training Quantization), bao gồm Static Quantization và Dynamic Quantization, trên mô hình phát hiện vật thể YOLOv11n. Mô hình sau khi lượng tử hóa được triển khai thực tế trên thiết bị Raspberry Pi 5 sử dụng ONNX Runtime. Các phép đo được thực hiện để đánh giá kích thước mô hình, tốc độ suy luận (FPS), và độ chính xác (mAP). Kết quả cho thấy phương pháp Static Quantization cho hiệu năng vượt trội hơn rõ rệt so với Dynamic, đặc biệt phù hợp với các ứng dụng thời gian thực trên thiết bị tài nguyên giới hạn. Khóa luận kết luận rằng lượng tử hóa là một hướng tiếp cận hiệu quả và khả thi để triển khai các mô hình AI trên nền tảng phần cứng nhúng. | Lượng tử hóa, static quantization, dynamic quantization, YOLOv11n, ONNX Runtime, Raspberry Pi, phát hiện vật thể, thiết bị nhúng, AI tại biên |
| FCE-2025-096 | 2025 | Xây dựng hệ thống điểm danh ứng dụng trong phòng học thông minh | Phạm Quốc Hùng | Đề tài “Xây dựng hệ thống điểm danh ứng dụng trong phòng học thông minh” được thực hiện trong bối cảnh công nghệ sinh trắc học, đặc biệt là nhận diện khuôn mặt, đang phát triển mạnh mẽ và được ứng dụng rộng rãi trong giáo dục để nâng cao hiệu quả quản lý và tự động hóa quy trình điểm danh, khắc phục các hạn chế của phương pháp truyền thống như sai sót, gian lận hay mất thời gian. Mục đích nghiên cứu tập trung vào phát triển một hệ thống điểm danh tự động sử dụng công nghệ nhận diện khuôn mặt trên nền tảng Raspberry Pi 4, tích hợp cơ sở dữ liệu Firebase và website quản lý để hỗ trợ giảng viên, sinh viên và quản lý lớp học một cách chính xác, nhanh chóng và tiện lợi. Phương pháp nghiên cứu bao gồm việc áp dụng thuật toán HOG kết hợp với thư viện OpenCV, Dlib và Face-recognition để nhận diện khuôn mặt, xây dựng cơ sở dữ liệu trên Firebase Realtime Database, phát triển website với HTML, CSS, JavaScript, và tích hợp SendGrid để gửi email thông báo lịch học tự động. Kết quả đạt được là một hệ thống điểm danh tự động hoạt động ổn định, đạt độ chính xác 93% trong điều kiện thử nghiệm với 300 ảnh, tốc độ mã hóa trung bình 2 giây/ảnh, cùng giao diện website trực quan hỗ trợ quản lý lớp học, điểm danh và xuất báo cáo. Kết luận, hệ thống đã đáp ứng mục tiêu tự động hóa điểm danh, giảm thiểu nhược điểm của phương pháp thủ công, và có tiềm năng mở rộng ứng dụng trong giáo dục và các lĩnh vực khác, mặc dù vẫn cần cải tiến về giao diện di động, độ chính xác trong điều kiện ánh sáng yếu và tích hợp thêm các tính năng quản lý nâng cao. | điểm danh tự động, nhận diện khuôn mặt, phòng học thông minh, Raspberry Pi 4, thuật toán HOG, Firebase Database, website quản lý, SendGrid, OpenCV, Dlib, Face-recognition, sinh trắc học, quản lý lớp học, HTML, CSS, JavaScript |
| FCE-2025-097 | 2025 | Phát triển bộ kiểm thử cho CPU RISC-V RV32SI | ThS. Phạm Minh Quân | Trong bối cảnh kiến trúc RISC-V ngày càng được ứng dụng rộng rãi nhờ tính mở và linh hoạt, nhưng các công cụ kiểm thử hiện có chủ yếu tập trung vào RV32I cơ bản trong khi các phần mở rộng như Supervisor mode (RV32SI), trap/exception và interrupt ít được kiểm thử đầy đủ, đề tài này nhằm phát triển một bộ kiểm thử chuyên sâu cho CPU RISC-V RV32SI, cho phép tự động sinh testcase và so sánh kết quả giữa mô hình tham chiếu phần mềm (ISS) và mô hình RTL để xác minh tính đúng đắn của thiết kế. Phương pháp nghiên cứu bao gồm thiết kế Random Test Generator sử dụng thuật toán di truyền để tạo các chuỗi lệnh ngẫu nhiên theo cấu hình người dùng, xây dựng trình biên dịch assembler, mô phỏng bằng ISS cùng và đo độ bao phủ. Kết quả nghiên cứu cho thấy bộ kiểm thử đạt được độ bao phủ 37/37 lệnh usermode, phát hiện và xử lý thành công các trap, exception và interrupt, giúp phát hiện lỗi thiết kế và rút ngắn thời gian debug . Kết luận rằng hệ thống kiểm thử phát triển không chỉ đảm bảo tuân thủ đặc tả RISC-V RV32SI mà còn là công cụ hữu ích hỗ trợ các nhà thiết kế vi mạch phát hiện sớm vấn đề, đồng thời có tiềm năng mở rộng cho các tập lệnh khác trong tương lai | RISC-V, RV32SI, RTG, ISS |
| FCE-2025-098 | 2025 | Phát triển bộ kiểm thử cho CPU RISC-V RV32SI | ThS. Phạm Minh Quân | Trong bối cảnh kiến trúc RISC-V ngày càng được ứng dụng rộng rãi nhờ tính mở và linh hoạt, nhưng các công cụ kiểm thử hiện có chủ yếu tập trung vào RV32I cơ bản trong khi các phần mở rộng như Supervisor mode (RV32SI), trap/exception và interrupt ít được kiểm thử đầy đủ, đề tài này nhằm phát triển một bộ kiểm thử chuyên sâu cho CPU RISC-V RV32SI, cho phép tự động sinh testcase và so sánh kết quả giữa mô hình tham chiếu phần mềm (ISS) và mô hình RTL để xác minh tính đúng đắn của thiết kế. Phương pháp nghiên cứu bao gồm thiết kế Random Test Generator sử dụng thuật toán di truyền để tạo các chuỗi lệnh ngẫu nhiên theo cấu hình người dùng, xây dựng trình biên dịch assembler, mô phỏng bằng ISS cùng và đo độ bao phủ. Kết quả nghiên cứu cho thấy bộ kiểm thử đạt được độ bao phủ 37/37 lệnh usermode, phát hiện và xử lý thành công các trap, exception và interrupt, giúp phát hiện lỗi thiết kế và rút ngắn thời gian debug . Kết luận rằng hệ thống kiểm thử phát triển không chỉ đảm bảo tuân thủ đặc tả RISC-V RV32SI mà còn là công cụ hữu ích hỗ trợ các nhà thiết kế vi mạch phát hiện sớm vấn đề, đồng thời có tiềm năng mở rộng cho các tập lệnh khác trong tương lai | RISC-V, RV32SI, RTG, ISS |
| FCE-2025-099 | 2025 | Phát triển hệ thống hiển thị thông minh | Ths. Phan Đình Duy | Đề tài "Phát Triển hệ thống hiển thị thông minh" xây dựng một giải pháp tương tác trên nền tảng Raspberry Pi 4 và MagicMirror², với mục tiêu cốt lõi là cá nhân hóa trải nghiệm người dùng. Hệ thống có khả năng tự động nhận diện khuôn mặt để chuyển đổi giao diện cá nhân; tương tác bằng giọng nói thông qua chuỗi xử lý gồm có Porcupine, Google API và ChatGPT ; và tự động hóa quy trình thêm người dùng mới qua Google Form. Cùng với các tiện ích cơ bản, đề tài đã tạo ra một hệ thống hiển thị đa năng, có tiềm năng ứng dụng cao trong thực tế. | Smart Display, Intelligent Display, MagicMirror², Face Recognition, Voice Recognition, AI, IoT, ChatGPT, Porcupine, Google Speech-to-Text |
| FCE-2025-100 | 2025 | Nghiên cứu và thử nghiệm phương pháp lượng tử hóa trong huấn luyện (Quantization-aware Training) cho mô hình AI trên kit Raspberry Pi | ThS. Phan Đình Duy | Đề tài tập trung vào nghiên cứu giải pháp triển khai phương pháp huấn luyện nhận thức lượng tử hóa (Quantization-Aware Training) và nâng cao chất lượng huấn luyện cho mô hình AI trên kit raspberry pi, trong bối cảnh trí tuệ nhân tạo phát triển mạnh mẽ. Đề xuất giải pháp khắc phục các nhược điểm đang tồn tại trong việc triển khai QAT: Phase Training và Custom Train. Kết quả đạt được đã hoàn thành giải pháp Phase Training, nâng cao chất lượng huấn luyện. Đề tài không đạt được toàn bộ yêu cầu đề ra vì không đủ thời gian. | lượng tử hóa, nhận thức lượng tử hóa, QAT, phase training |
| FCE-2025-101 | 2025 | Hệ thống phát hiện ổ gà trên đường đi theo thời gian thực sử dụng kỹ thuật lượng tử hóa trên Raspberry Pi | ThS. Phan Đình Duy | An toàn giao thông là một trong những vấn đề quan trọng hàng đầu trong bối cảnh gia tăng phương tiện và tai nạn giao thông, đặc biệt tại Việt Nam, nơi các hư hỏng đường bộ như ổ gà gây ra nhiều rủi ro nghiêm trọng. Công nghệ nhận diện ổ gà dựa trên trí tuệ nhân tạo, đặc biệt là học sâu, đang được chú trọng để hỗ trợ giám sát và quản lý hạ tầng đường bộ. Với đặc thù của các hệ thống thời gian thực trên thiết bị nhúng, việc tối ưu hóa mô hình học sâu để giảm tài nguyên tính toán và tăng tốc độ xử lý là yếu tố then chốt. Kỹ thuật lượng tử hóa (quantization) nổi bật như một giải pháp hiệu quả, trong đó Post-Training Quantization (PTQ) thực hiện lượng tử hóa sau khi huấn luyện, giúp giảm kích thước mô hình và tăng tốc độ suy luận, dù có thể gây mất mát độ chính xác ở một mức độ nhất định. Các nghiên cứu trước đây tại UIT đã áp dụng PTQ trong một số ứng dụng, nhưng chưa được triển khai rộng rãi trên các hệ thống nhận diện ổ gà thời gian thực. Đề tài "Hệ thống phát hiện ổ gà trên đường đi theo thời gian thực sử dụng kỹ thuật lượng tử hóa trên Raspberry Pi" tập trung nghiên cứu và phát triển giải pháp nhận diện ổ gà dựa trên mô hình YOLOv8n, được tối ưu hóa bằng kỹ thuật PTQ để triển khai trên thiết bị nhúng Raspberry Pi 4. Mục tiêu chính là xây dựng hệ thống nhận diện ổ gà hiệu quả, hướng tới ứng dụng thực tiễn trong quản lý đường bộ. Bộ dữ liệu được xây dựng từ các nguồn sưu tầm và tự quay tại Việt Nam, đảm bảo đa dạng điều kiện ánh sáng và thời tiết. Quá trình triển khai bao gồm huấn luyện mô hình, áp dụng PTQ để tối ưu hóa, và tích hợp với phần mềm hỗ trợ như ONNX trên Raspberry Pi 4. | Phát hiện ổ gà, Hệ thống thời gian thực, Lượng tử hóa, Lượng tử hóa sau huấn luyện (PTQ), Huấn luyện nhận thức lượng tử hóa (QAT), Mô hình YOLOv8, Raspberry Pi, Học sâu, Phát hiện đối tượng, Xử lý ảnh, ONNX Runtime, Mô-đun gộp (Fused Modules), Độ chính xác trung bình (mAP), Tốc độ khung hình mỗi giây (FPS), Bộ dữ liệu, Thị giác máy tính, Hệ thống nhúng, Hệ thống thông tin địa lý (GIS), Tích hợp GPS, An toàn giao thông đường bộ. |
| FCE-2025-102 | 2025 | Tối ưu hóa mô hình CNNs trên FPGA sử dụng OpenVINO | Ths. Ngô Hiếu Trường | Trong đề tài khóa luận này, nhóm tập trung vào việc tối ưu và triển khai bốn mô hình tiêu biểu gồm ResNet-18, ResNet-50, MobileNetV2-1.4-224, và RepVGGb1. Quá trình tối ưu hóa được thực hiện thông qua kỹ thuật lượng tử hóa sau đào tạo và nén trọng số với sự hỗ trợ từ bộ công cụ mã nguồn mở OpenVINO. Các mô hình sau đó sẽ được triển khai trên FPGA Arria 10 SoC Development Kit thông qua nền tảng FPGA AI Suite và phần mềm Quartus Prime Pro. Để đảm bảo tính khách quan và khả năng đánh giá thực tiễn, các mô hình được kiểm thử và so sánh hiệu năng trên tập dữ liệu chuẩn ImageNet2012. Kết quả nghiên cứu hướng đến việc cung cấp giải pháp hiệu quả, khả thi và tiết kiệm tài nguyên khi triển khai các mô hình học sâu trên nền tảng phần cứng giới hạn như FPGA. Kết quả cho thấy tốc độ xử lý tối đa tính theo frame per seconds, đạt được ở mức tần số 200 MHz, với độ chính xác kiến trúc FP11 của mô hình ResNet-18, ResNet-50, MobileNetV2-1.4-224 và RepVGG-b1 lần lượt là 279.43, 119.58, 207 và 66.25. Ngoài ra khi ép xung lõi IP lên 315 MHz, tốc độ xử lý sẽ được cải thiện khoảng 50%. | OpenVINO, FPGA AI Suite, CNNs, Yocto, Arria 10 |
| FCE-2025-103 | 2025 | Nghiên cứu và triển khai hệ thống SoC bảo mật với AES-128 trên nền tảng RISC-V | TS. Nguyễn Minh Sơn | Trong bối cảnh các thiết bị nhúng và IoT ngày càng yêu cầu cao về bảo mật thông tin, vượt qua những hạn chế của giải pháp phần mềm, nghiên cứu này tập trung vào việc tích hợp bảo mật trực tiếp vào phần cứng bằng cách tận dụng kiến trúc mở RISC-V. Mục đích của nghiên cứu là thiết kế và triển khai một Hệ thống trên Chip (SoC) bảo mật hoàn chỉnh, có khả năng xử lý độc lập và mã hóa dữ liệu ở cấp độ phần cứng, với trọng tâm là sự kết hợp giữa bộ xử lý RISC-V, bộ mã hóa AES-128, và bộ điều khiển truy cập bộ nhớ trực tiếp (DMA) để truyền dữ liệu tốc độ cao. Về phương pháp, hệ thống được thiết kế ở mức RTL bằng ngôn ngữ SystemVerilog, bao gồm một CPU RISC-V RV32I pipeline 5 tầng tích hợp I-Cache và D-Cache 4-way set-associative, khối mã hóa/giải mã AES-128, bộ điều khiển DMA, và bộ quản lý ngắt PLIC, tất cả được liên kết qua giao thức AXI4. Chức năng của hệ thống đã được xác minh qua mô phỏng waveform và kiểm thử thực tế trên board FPGA Virtex-7. Kết quả nghiên cứu cho thấy hệ thống hoạt động ổn định ở tần số 100 MHz, đạt thông lượng xử lý mã hóa toàn trình là 465.5 Mbps và độ trễ ngắt chỉ 2 chu kỳ, chứng tỏ luồng xử lý tự động hoạt động hiệu quả khi CPU được giải phóng khỏi các tác vụ truyền và mã hóa dữ liệu. Về mặt hiệu năng, việc tích hợp cache đã cải thiện đáng kể chỉ số CPI của CPU từ ~15 xuống còn ~2.4-2.8 trong các bài kiểm tra benchmark. Kết luận, khóa luận đã xây dựng thành công một kiến trúc tham khảo cho SoC bảo mật trên nền tảng RISC-V, chứng minh tính khả thi của việc tích hợp phần cứng chuyên dụng để tối ưu hiệu năng và bảo mật. Tuy nhiên, đề tài vẫn còn những hạn chế như chỉ tập trung vào phần cứng mà chưa phát triển phần mềm hỗ trợ và các thành phần phụ trợ mới chỉ được thiết kế ở mức cơ bản. | System on Chip (SoC), Secure SoC, RISC-V, RV32I, Advanced Encryption Standard (AES), AES-128, Cache, Set-associative cache, Least Recently Used (LRU) replacement algorithm, Pseudo-LRU (PLRU) |
| FCE-2025-104 | 2025 | Thiết kế và hiện thực thuật toán bảo mật SHA-256 và bộ xử lý RISC-V trên FPGA | Phạm Quốc Hùng | Đề tài hiện thực thuật toán SHA-256 trên lõi RISC-V RV32I sử dụng kiến trúc Pipeline. Hệ thống được xây dựng bằng ngôn ngữ Verilog và được mô phỏng trên phần mềm Vivado. Sau đó được hiện thực trên phần cứng FPGA và triển khai dưới dạng mô hình System on Chip (SoC). Đề tài hướng tới việc xây dựng một giải pháp phần cứng bảo mật hiệu quả, có khả năng tích hợp vào các thiết kế RISC-V hiện có. | RISC-V, SoC, FPGA, SHA256 |
| FCE-2025-105 | 2025 | Đánh giá hiệu quả thiết kế CNN trên hệ thống SoC qua phương pháp tự thiết kế và HLS | TS. Trần Thị Điểm | Mạng nơ-ron tích chập (CNN) là một trong những kiến trúc học sâu nổi bật, được thiết kế để xử lý dữ liệu có cấu trúc lưới như ảnh hoặc chuỗi tín hiệu. Nhờ khả năng học đặc trưng tự động thông qua các lớp tích chập và trích xuất đặc trưng đa cấp, CNN đã đạt được những bước tiến vượt bậc trong nhiều bài toán thị giác máy tính, nhận dạng mẫu, và phân loại tín hiệu. Sự phát triển mạnh mẽ của phần cứng và nền tảng phần mềm đã góp phần đưa CNN từ nghiên cứu lý thuyết vào thực tiễn trong nhiều lĩnh vực công nghiệp và dân dụng.. Bên cạnh các ứng dụng về phân loại và xác định vật thể, CNN đang được tích hợp vào các thiết bị y tế thông minh như máy theo dõi tim đeo tay, thiết bị chăm sóc sức khỏe tại nhà, và các hệ thống chẩn đoán sớm. Trong đó, tín hiệu ECG – một chỉ số quan trọng phản ánh hoạt động điện sinh lý của tim – được xem là ứng dụng điển hình cho việc áp dụng CNN 1D trong phát hiện các rối loạn nhịp tim, nhằm cải thiện độ hiệu quả trong chẩn đoán bệnh sớm và từ đó có những trị liệu hiệu quả ở những giai đoạn đầu. Các bệnh về tim mạch đang được dần trở nên trẻ hóa do đó, việc có thể xác định các rối loạn về tim mạch từ sớm sẽ mang lại hiệu quả chữa trị cao. Tuy nhiên việc triển khai CNN trên các thiết bị y tế đang gặp nhiều thách thức, do yêu cầu về kích thước nhỏ, tiêu thụ năng lượng thấp, và thời gian phản hồi nhanh. Để giải quyết vấn đề này, các hệ thống tích hợp trên chip (System-on-Chip – SoC), đặc biệt là các SoC có tích hợp FPGA, là giải pháp hứa hẹn giúp cân bằng giữa hiệu năng và chi phí phần cứng. Trong khuôn khổ luận văn này, hai phương pháp tiếp cận chính được lựa chọn để triển khai CNN trên SoC là phương pháp tổng hợp cấp cao (HLS) trong đó mô hình CNN được thiết kế ở cấp độ ngôn ngữ C/C+ sẽ được tự động chuyển đổi sang phần cứng, giúp giảm thời gian phát triển, tăng khả năng linh hoạt và phương pháp sử dụng Verilog để tự thiết kế phần cứng cho phép tối ưu hóa luồng dữ liệu, băng thông bộ nhớ và hiệu suất tính toán. | HLS, Self-design, CNN, SoC, FBGA, KV260 |
| FCE-2025-106 | 2025 | Thiết kế mô hình xác minh khuôn mặt dựa trên SoC-FPGA | ThS. Trương Văn Cương | Xác minh khuôn mặt là một bài toán quan trọng trong lĩnh vực nhận dạng và bảo mật, sự ứng dụng SoC-FPGA nổi bật như một giải pháp đáp ứng khả năng xử lý nhanh chóng. Khai thác khả năng xử lý song song để có thể tăng tốc độ và hiệu suất. Đề tài hướng đến việc dùng SoC-FPGA để xử lý bài toán xác minh khuôn mặt với phương pháp Cosine Similarity, tập trung vào tối ưu hóa khả năng xử lý thay vì độ chính xác cao. Nhóm đã hoàn thiện thiết kế lõi IP và đã đưa được lõi IP vào phần cứng FPGA, kiểm tra khả năng hoạt động mặc dù chưa xây dựng chương trình tương tác và mới chỉ đưa vào một lõi. Kết quả trên phần cứng FPGA cho thấy khả năng hiện thực xử lý song song và đa lõi trên nền tảng FPGA. | xác minh Cosine Similarity, xác minh khuôn mặt dựa trên FPGA, hệ thống SoC xác minh khuôn mặt, Face Verification, Face Verification SoC System, Cosine Similarity FPGA |
| FCE-2025-107 | 2025 | Xử lí ảnh nhận diện lỗi hư hỏng của container | Nguyễn Duy Xuân Bách, Trịnh Lê Huy | Đề tài của nhóm tập trung vào việc phát triển một hệ thống nhận diện lỗi hư hỏng container với chi phí tối ưu, sử dụng mô hình YOLOV8 , tích hợp nền tảng web và ứng dụng di động để lưu trữ dữ liệu và ước tính chi phí sửa chữa. Hệ thống được thiết kế để phát hiện các lỗi phổ biến như thủng, rỉ sét, móp dựa trên tiêu chuẩn IICL (Institute of International Container Lessors). Hình ảnh container do nhân viên kỹ thuật chụp sẽ được truyền qua Raspberry Pi 4 đến máy chủ để phân tích, sau đó kết quả được gửi ngược về Raspberry Pi 4 và hiển thị trực quan cho người dùng. Giải pháp này hướng tới các doanh nghiệp vừa và nhỏ trong lĩnh vực logistics, sở hữu các bãi container quy mô nhất định. Hệ thống giúp giảm tải công việc thủ công, nâng cao độ chính xác trong việc phát hiện lỗi và dự toán chi phí sửa chữa, từ đó hỗ trợ doanh nghiệp tối ưu hóa chiến lược kinh doanh một cách hiệu quả và tiết kiệm. Thay vì sử dụng các máy tính cấu hình cao tại từng bãi container, việc tận dụng Raspberry Pi 4 kết hợp với máy chủ đã giảm đáng kể chi phí đầu tư, giúp các doanh nghiệp dễ dàng tiếp cận công nghệ tiên tiến mà không phải chi trả mức giá đắt đỏ như các hệ thống hiện có tại các cảng container lớn ở Việt Nam. Quá trình thu thập dữ liệu và huấn luyện mô hình YOLOV8 được thực hiện cẩn thận, đảm bảo hệ thống hoạt động hiệu quả trong nhiều điều kiện môi trường khác nhau. Sau khi hoàn thiện và thử nghiệm, hệ thống cho thấy sự ổn định với P ở mức 84,2% và R ở mức 71,1% , nhận diện chính xác các lỗi theo yêu cầu và thể hiện tiềm năng ứng dụng rộng rãi trong ngành logistics. Với những kết quả này, nhóm đánh giá rằng giải pháp sử dụng Raspberry Pi 4 là lựa chọn tối ưu để xây dựng một hệ thống nhận diện lỗi container chi phí thấp, đồng thời mở ra triển vọng nâng cấp và mở rộng trong tương lai. | Xử lý ảnh, thị giác máy tính, máy học, trí tuệ nhân tạo, YoloV8, container |
| FCE-2025-108 | 2025 | Phân tích sóng phát ra từ cây xanh và giải mã tình trạng cây xanh | ThS. Nguyễn Duy Xuân Bách | Cây xanh đóng vai trò vô cùng quan trọng trong cuộc sống và con người vẫn đang chung tay chăm sóc, bảo vệ cây xanh bằng các biện pháp khác nhau. Thế nhưng hiện nay, con người đang dần phát triển công nghệ gần như trong mọi lĩnh vực và nông lâm nghiệp là một trong số lĩnh vực như vậy. Và một trong những ứng dụng của công nghệ dành cho cây xanh chính là việc phát hiện, phân tích sóng phát ra từ cây xanh từ đó giải mã tình trạng cây xanh. Cách để thu được sóng đó là sử dụng cảm biến GSR để thu thập dữ liệu, từ đó trực quan hóa dữ liệu thu được thành dạng sóng. Kết quả cuối cùng là một giao diện tổng thể các biểu đồ và các đánh giá tình trạng của cây. Từ đó kết luận về đánh giá tổng quan từ những số liệu đo được và mối liên hệ từ sóng đối với sự sinh trưởng của cây xanh. | sóng, trực quan, biểu đồ đường, cảm biến GSR, dao động sinh học, độ dẫn điện EC |
| FCE-2025-109 | 2025 | Phát triển bộ kiểm thử cho CPU RISC-V RV32SI | Trong bối cảnh kiến trúc RISC-V ngày càng được ứng dụng rộng rãi nhờ tính mở và linh hoạt, nhưng các công cụ kiểm thử hiện có chủ yếu tập trung vào RV32I cơ bản trong khi các phần mở rộng như Supervisor mode (RV32SI), trap/exception và interrupt ít được kiểm thử đầy đủ, đề tài này nhằm phát triển một bộ kiểm thử chuyên sâu cho CPU RISC-V RV32SI, cho phép tự động sinh testcase và so sánh kết quả giữa mô hình tham chiếu phần mềm (ISS) và mô hình RTL để xác minh tính đúng đắn của thiết kế. Phương pháp nghiên cứu bao gồm thiết kế Random Test Generator sử dụng thuật toán di truyền để tạo các chuỗi lệnh ngẫu nhiên theo cấu hình người dùng, xây dựng trình biên dịch assembler, mô phỏng bằng ISS cùng và đo độ bao phủ. Kết quả nghiên cứu cho thấy bộ kiểm thử đạt được độ bao phủ 37/37 lệnh usermode, phát hiện và xử lý thành công các trap, exception và interrupt, giúp phát hiện lỗi thiết kế và rút ngắn thời gian debug . Kết luận rằng hệ thống kiểm thử phát triển không chỉ đảm bảo tuân thủ đặc tả RISC-V RV32SI mà còn là công cụ hữu ích hỗ trợ các nhà thiết kế vi mạch phát hiện sớm vấn đề, đồng thời có tiềm năng mở rộng cho các tập lệnh khác trong tương lai | RISC-V, RV32SI, RTG, ISS | |
| FCE-2025-110 | 2025 | Hệ thống chăm sóc, giám sát nhà yến | ThS. Nguyễn Duy Xuân Bách, PGS.TS Trịnh Lê Huy | Khóa luận “Hệ thống chăm sóc, giám sát nhà yến” được thực hiện trong bối cảnh nghề nuôi yến ngày càng phát triển, đòi hỏi giải pháp công nghệ hỗ trợ giám sát môi trường sống và hành vi của chim yến để nâng cao hiệu quả kinh tế và chất lượng tổ yến; mục tiêu của nghiên cứu là xây dựng một hệ thống nhúng có khả năng đếm chim vào-ra, giám sát và điều chỉnh độ ẩm tự động, hiển thị dữ liệu qua giao diện web, hỗ trợ người nuôi yến quản lý nhà yến hiệu quả hơn; phương pháp nghiên cứu bao gồm thiết kế phần cứng (Raspberry Pi, cảm biến siêu âm HC-SR04, cảm biến DHT22, relay), xây dựng phần mềm điều khiển bằng Python kết hợp Flask, SQLite và giao tiếp từ xa qua Tailscale VPN; kết quả cho thấy hệ thống hoạt động ổn định trong môi trường thực tế tại Cần Giờ, đếm chính xác số lượng chim ra vào và điều chỉnh độ ẩm theo thời gian thực; nghiên cứu kết luận rằng hệ thống có tính ứng dụng cao, góp phần hiện đại hóa ngành nuôi yến, đồng thời mở ra hướng phát triển tích hợp xử lý ảnh, AI và phân tích âm thanh để nâng cao hơn nữa hiệu quả giám sát. | Đếm chim yến, hệ thống nhúng, giám sát nhà yến, cảm biến siêu âm, tự động hóa, nông nghiệp thông minh. |
| FCE-2025-111 | 2025 | Hệ thống chăm sóc, giám sát nhà yến | ThS. Nguyễn Duy Xuân Bách, PGS.TS Trịnh Lê Huy | Khóa luận “Hệ thống chăm sóc, giám sát nhà yến” được thực hiện trong bối cảnh nghề nuôi yến ngày càng phát triển, đòi hỏi giải pháp công nghệ hỗ trợ giám sát môi trường sống và hành vi của chim yến để nâng cao hiệu quả kinh tế và chất lượng tổ yến; mục tiêu của nghiên cứu là xây dựng một hệ thống nhúng có khả năng đếm chim vào-ra, giám sát và điều chỉnh độ ẩm tự động, hiển thị dữ liệu qua giao diện web, hỗ trợ người nuôi yến quản lý nhà yến hiệu quả hơn; phương pháp nghiên cứu bao gồm thiết kế phần cứng (Raspberry Pi, cảm biến siêu âm HC-SR04, cảm biến DHT22, relay), xây dựng phần mềm điều khiển bằng Python kết hợp Flask, SQLite và giao tiếp từ xa qua Tailscale VPN; kết quả cho thấy hệ thống hoạt động ổn định trong môi trường thực tế tại Cần Giờ, đếm chính xác số lượng chim ra vào và điều chỉnh độ ẩm theo thời gian thực; nghiên cứu kết luận rằng hệ thống có tính ứng dụng cao, góp phần hiện đại hóa ngành nuôi yến, đồng thời mở ra hướng phát triển tích hợp xử lý ảnh, AI và phân tích âm thanh để nâng cao hơn nữa hiệu quả giám sát. | Đếm chim yến, hệ thống nhúng, giám sát nhà yến, cảm biến siêu âm, tự động hóa, nông nghiệp thông minh. |
| FCE-2025-112 | 2025 | Phân biệt người trầm cảm bằng tín hiệu sóng não | ThS. Nguyễn Duy Xuân Bách, PGS.TS. Trịnh Lê Huy | Đề tài nhằm xây dựng một hệ thống hỗ trợ phát hiện trầm cảm dựa trên tín hiệu sóng não EEG thu từ thiết bị đơn kênh có chi phí thấp. Đến nay, hệ thống đã hoàn thiện các bước cơ bản như xử lý tín hiệu và trích xuất đặc trưng tổng quan, cho phép dữ liệu đầu vào trở nên nhất quán. Các mô hình học máy cơ bản (SVM, Random Forest, Gradient Boosting) đã được huấn luyện thử nghiệm và cho kết quả phân loại ổn định giữa nhóm người khỏe mạnh và nhóm trầm cảm. Mô hình SVM đã được xây dựng và chứng minh khả năng nâng cao hiệu quả phân biệt. Bên cạnh đó, triên khai giao diện ứng dụng thử nghiệm đã vận hành, cho phép nhận tín hiệu, xử lý và hiển thị kết quả. | Tín hiệu sóng não, phát hiện trầm cảm, thiết bị đơn kênh, phổ công suất tương đối, năng lượng sóng con, điều chỉnh miền không giám sát, học máy |
| FCE-2025-113 | 2025 | Thiết kế bộ xử lý ngoại lệ cho bộ xử lý RISC-V RV32i | ThS. Phạm Minh Quân | Khóa luận này nghiên cứu và triển khai bộ xử lý ngoại lệ cho bộ xử lý RISC-V RV32I với hai chế độ đặc quyền chính là User (U-mode) và Supervisor (S-mode), nhằm cải thiện khả năng xử lý các ngoại lệ. Mục tiêu của đề tài là xây dựng một đơn vị xử lý ngoại lệ có thể phát hiện và xử lý các ngoại lệ như lệnh chuyển chế độ, lệnh không hợp lệ, lỗi căn chỉnh địa chỉ lệnh và các loại ngắt như software interrupt, timer interrupt, đồng thời hỗ trợ đầy đủ các thanh ghi hệ thống CSR như sstatus, scause, stvec, sepc, sie, sip và các lệnh thuộc tập lệnh Zicsr. Phương pháp nghiên cứu bao gồm việc khảo sát tài liệu, thiết kế phần cứng sử dụng Verilog theo luồng Altera FPGA Design Flow, mô phỏng trên ModelSim, kiểm tra sau tổng hợp trên Quartus và hiện thực hóa trên kit FPGA DE2, kết hợp với một trình mô phỏng phần mềm viết bằng Python để đồng mô phỏng và kiểm tra kết quả tự động. Kết quả cho thấy bộ xử lý ngoại lệ được thiết kế có khả năng xử lý hiệu quả các sự kiện trap, chuyển đổi chính xác giữa các chế độ đặc quyền, đảm bảo tính đúng đắn và độ ổn định của hệ thống, góp phần nâng cao độ tin cậy của bộ xử lý RISC-V RV32I trong các ứng dụng thực tế. | RISC-V, RV32I, ngoại lệ, ngắt, xử lý trap, chế độ đặc quyền, User mode, Supervisor mode, CSRs, Zicsr, Verilog, pipeline, FPGA, ModelSim, Quartus, trình mô phỏng, exception handling. |
| FCE-2025-114 | 2025 | Phát triển bộ kiểm thử cho CPU RISC-V RV32SI | ThS. Phạm Minh Quân | Trong bối cảnh kiến trúc RISC-V ngày càng được ứng dụng rộng rãi nhờ tính mở và linh hoạt, nhưng các công cụ kiểm thử hiện có chủ yếu tập trung vào RV32I cơ bản trong khi các phần mở rộng như Supervisor mode (RV32SI), trap/exception và interrupt ít được kiểm thử đầy đủ, đề tài này nhằm phát triển một bộ kiểm thử chuyên sâu cho CPU RISC-V RV32SI, cho phép tự động sinh testcase và so sánh kết quả giữa mô hình tham chiếu phần mềm (ISS) và mô hình RTL để xác minh tính đúng đắn của thiết kế. Phương pháp nghiên cứu bao gồm thiết kế Random Test Generator sử dụng thuật toán di truyền để tạo các chuỗi lệnh ngẫu nhiên theo cấu hình người dùng, xây dựng trình biên dịch assembler, mô phỏng bằng ISS cùng và đo độ bao phủ. Kết quả nghiên cứu cho thấy bộ kiểm thử đạt được độ bao phủ 37/37 lệnh usermode, phát hiện và xử lý thành công các trap, exception và interrupt, giúp phát hiện lỗi thiết kế và rút ngắn thời gian debug . Kết luận rằng hệ thống kiểm thử phát triển không chỉ đảm bảo tuân thủ đặc tả RISC-V RV32SI mà còn là công cụ hữu ích hỗ trợ các nhà thiết kế vi mạch phát hiện sớm vấn đề, đồng thời có tiềm năng mở rộng cho các tập lệnh khác trong tương lai | RISC-V, RV32SI, RTG, ISS |
| FCE-2025-115 | 2025 | Phát triển bộ kiểm thử cho CPU RISC-V RV32SI | ThS. Phạm Minh Quân | Trong bối cảnh kiến trúc RISC-V ngày càng được ứng dụng rộng rãi nhờ tính mở và linh hoạt, nhưng các công cụ kiểm thử hiện có chủ yếu tập trung vào RV32I cơ bản trong khi các phần mở rộng như Supervisor mode (RV32SI), trap/exception và interrupt ít được kiểm thử đầy đủ, đề tài này nhằm phát triển một bộ kiểm thử chuyên sâu cho CPU RISC-V RV32SI, cho phép tự động sinh testcase và so sánh kết quả giữa mô hình tham chiếu phần mềm (ISS) và mô hình RTL để xác minh tính đúng đắn của thiết kế. Phương pháp nghiên cứu bao gồm thiết kế Random Test Generator sử dụng thuật toán di truyền để tạo các chuỗi lệnh ngẫu nhiên theo cấu hình người dùng, xây dựng trình biên dịch assembler, mô phỏng bằng ISS cùng và đo độ bao phủ. Kết quả nghiên cứu cho thấy bộ kiểm thử đạt được độ bao phủ 37/37 lệnh usermode, phát hiện và xử lý thành công các trap, exception và interrupt, giúp phát hiện lỗi thiết kế và rút ngắn thời gian debug . Kết luận rằng hệ thống kiểm thử phát triển không chỉ đảm bảo tuân thủ đặc tả RISC-V RV32SI mà còn là công cụ hữu ích hỗ trợ các nhà thiết kế vi mạch phát hiện sớm vấn đề, đồng thời có tiềm năng mở rộng cho các tập lệnh khác trong tương lai | RISC-V, RV32SI, RTG, ISS |
| FCE-2025-116 | 2025 | Nghiên cứu, thiết kế và hiện thực lõi IP lọc nhiễu âm thanh trên phần cứng FPGA | ThS Trương Văn Cương, TS Đỗ Trí Nhựt | Đề tài “Nghiên cứu, thiết kế và hiện thực lõi IP lọc nhiễu âm thanh trên phần
cứng FPGA” nhằm mục đích hiện thực một lõi IP có khả năng lọc nhiễu âm thanh
trong gian thực. Giải quyết vấn đề tạp âm và nhiễu trong môi trường giao thông đô
thị, nhằm tăng độ chính xác cho bộ xử lý tín hiệu số ở các giai đoạn sau. Bằng việc
sử dụng thuật toán biến đổi Fourier thời gian ngắn(Short-time Fourier Transform –
STFT) để phân chia tín hiệu thành các khung nhỏ và biến đổi tín hiệu âm thanh từ
miền thời gian thành miền tần số. Cùng với mạng nơ-ron AutoEncoder có chức năng
tạo ra các thộng số bộ lọc mặt nạ(Mask Filter) phù hợp, kết hợp với miền tần số đã
biến đổi để tạo ra miền tần số đã được loại bỏ các tạp âm không mong muốn ra khỏi
tín hiệu. Và bộ đảo ngược biến đổi Fourier thời gian ngắn (Invert Short-time Fourier
Transform – ISTFT) nhằm trả lại tín hiệu từ miền tần số về miền thời gian như ban
đầu để các bộ xử lý tín hiệu số có thể xử lý được. Nhóm đã nghiên cứu, thiết kế và
hiện thực thành công lõi IP lọc nhiễu có khả năng chạy được trên phần cứng FPGA.
Lõi IP này hoạt động ổn với tín hiệu 16-bit, với tần số lấy mẫu 16000 Hz | Denoise, Audio, Short-time Fourier Transform, STFT, Invert Short-time Fourier Transform, ISTFT, AI |
| FCE-2025-117 | 2025 | Hệ thống chăm sóc, giám sát nhà yến | ThS. Nguyễn Duy Xuân Bách, PGS.TS Trịnh Lê Huy | Khóa luận “Hệ thống chăm sóc, giám sát nhà yến” được thực hiện trong bối cảnh nghề nuôi yến ngày càng phát triển, đòi hỏi giải pháp công nghệ hỗ trợ giám sát môi trường sống và hành vi của chim yến để nâng cao hiệu quả kinh tế và chất lượng tổ yến; mục tiêu của nghiên cứu là xây dựng một hệ thống nhúng có khả năng đếm chim vào-ra, giám sát và điều chỉnh độ ẩm tự động, hiển thị dữ liệu qua giao diện web, hỗ trợ người nuôi yến quản lý nhà yến hiệu quả hơn; phương pháp nghiên cứu bao gồm thiết kế phần cứng (Raspberry Pi, cảm biến siêu âm HC-SR04, cảm biến DHT22, relay), xây dựng phần mềm điều khiển bằng Python kết hợp Flask, SQLite và giao tiếp từ xa qua Tailscale VPN; kết quả cho thấy hệ thống hoạt động ổn định trong môi trường thực tế tại Cần Giờ, đếm chính xác số lượng chim ra vào và điều chỉnh độ ẩm theo thời gian thực; nghiên cứu kết luận rằng hệ thống có tính ứng dụng cao, góp phần hiện đại hóa ngành nuôi yến, đồng thời mở ra hướng phát triển tích hợp xử lý ảnh, AI và phân tích âm thanh để nâng cao hơn nữa hiệu quả giám sát. | Đếm chim yến, hệ thống nhúng, giám sát nhà yến, cảm biến siêu âm, tự động hóa, nông nghiệp thông minh. |
| FCE-2025-118 | 2025 | Phát triển hệ thống hiển thị thông minh | ThS. Phan Đình Duy | Đề tài "Phát Triển hệ thống hiển thị thông minh" xây dựng một giải pháp tương tác trên nền tảng Raspberry Pi 4 và MagicMirror², với mục tiêu cốt lõi là cá nhân hóa trải nghiệm người dùng. Hệ thống có khả năng tự động nhận diện khuôn mặt để chuyển đổi giao diện cá nhân; tương tác bằng giọng nói thông qua chuỗi xử lý gồm có Porcupine, Google API và ChatGPT ; và tự động hóa quy trình thêm người dùng mới qua Google Form. Cùng với các tiện ích cơ bản, đề tài đã tạo ra một hệ thống hiển thị đa năng, có tiềm năng ứng dụng cao trong thực tế. | Smart Display, Intelligent Display, MagicMirror², Face Recognition, Voice Recognition, AI, IoT, ChatGPT, Porcupine, Google Speech-to-Text |
| FCE-2025-119 | 2025 | Hệ thống chăm sóc, giám sát nhà yến | ThS. Nguyễn Duy Xuân Bách, PGS.TS Trịnh Lê Huy | Khóa luận “Hệ thống chăm sóc, giám sát nhà yến” được thực hiện trong bối cảnh nghề nuôi yến ngày càng phát triển, đòi hỏi giải pháp công nghệ hỗ trợ giám sát môi trường sống và hành vi của chim yến để nâng cao hiệu quả kinh tế và chất lượng tổ yến; mục tiêu của nghiên cứu là xây dựng một hệ thống nhúng có khả năng đếm chim vào-ra, giám sát và điều chỉnh độ ẩm tự động, hiển thị dữ liệu qua giao diện web, hỗ trợ người nuôi yến quản lý nhà yến hiệu quả hơn; phương pháp nghiên cứu bao gồm thiết kế phần cứng (Raspberry Pi, cảm biến siêu âm HC-SR04, cảm biến DHT22, relay), xây dựng phần mềm điều khiển bằng Python kết hợp Flask, SQLite và giao tiếp từ xa qua Tailscale VPN; kết quả cho thấy hệ thống hoạt động ổn định trong môi trường thực tế tại Cần Giờ, đếm chính xác số lượng chim ra vào và điều chỉnh độ ẩm theo thời gian thực; nghiên cứu kết luận rằng hệ thống có tính ứng dụng cao, góp phần hiện đại hóa ngành nuôi yến, đồng thời mở ra hướng phát triển tích hợp xử lý ảnh, AI và phân tích âm thanh để nâng cao hơn nữa hiệu quả giám sát. | Đếm chim yến, hệ thống nhúng, giám sát nhà yến, cảm biến siêu âm, tự động hóa, nông nghiệp thông minh. |
| FCE-2025-120 | 2025 | Tối ưu hóa mô hình CNNs trên FPGA sử dụng OpenVINO | Ths Ngô Hiếu Trường | Trong đề tài khóa luận này, nhóm tập trung vào việc tối ưu và triển khai bốn mô hình tiêu biểu gồm ResNet-18, ResNet-50, MobileNetV2-1.4-224, và RepVGGb1. Quá trình tối ưu hóa được thực hiện thông qua kỹ thuật lượng tử hóa sau đào tạo và nén trọng số với sự hỗ trợ từ bộ công cụ mã nguồn mở OpenVINO. Các mô hình sau đó sẽ được triển khai trên FPGA Arria 10 SoC Development Kit thông qua nền tảng FPGA AI Suite và phần mềm Quartus Prime Pro. Để đảm bảo tính khách quan và khả năng đánh giá thực tiễn, các mô hình được kiểm thử và so sánh hiệu năng trên tập dữ liệu chuẩn ImageNet2012. Kết quả nghiên cứu hướng đến việc cung cấp giải pháp hiệu quả, khả thi và tiết kiệm tài nguyên khi triển khai các mô hình học sâu trên nền tảng phần cứng giới hạn như FPGA. Kết quả cho thấy tốc độ xử lý tối đa tính theo frame per seconds, đạt được ở mức tần số 200 MHz, với độ chính xác kiến trúc FP11 của mô hình ResNet-18, ResNet-50, MobileNetV2-1.4-224 và RepVGG-b1 lần lượt là 279.43, 119.58, 207 và 66.25. Ngoài ra khi ép xung lõi IP lên 315 MHz, tốc độ xử lý sẽ được cải thiện khoảng 50%. | OpenVINO, FPGA AI Suite, CNNs, Yocto, Arria 10 |
| FCE-2025-121 | 2025 | Hiện thực thiết bị camera tự động theo dõi diễn giả trong buổi hội thảo, thuyết trình | Ths. Trần Hoàng Lộc | Trong thời đại công nghệ số phát triển mạnh mẽ, việc áp dụng công nghệ vào hội thảo, thuyết trình không chỉ mang lại hiểu quả cao mà còn nâng cao trải nghiệm người dùng. Đề tài tập trung vào phát triển hệ thống camera tự động theo dõi diễn giả trong buổi thuyết trình, hội thảo. Hệ thống này bao gồm ba phần chính Xử lí hình ảnh để phát hiện đối tượng cần theo dõi, điều khiển camera dựa trên vị trí của đối tượng, phát trực tiếp buổi diễn thuyết qua máy tính cá nhân. Về phần xử lý hình ảnh, đề tài sử dụng mô hình YOLO do Ultralytics và cộng đồng mã nguồn mở phát triển để sử dụng trong việc nhận diện đối tượng người. Mô hình này cho phép phát hiện đối tượng người với khung phát hiện chỉ gồm từ dưới eo của cơ thể lên tới đỉnh đầu, và chiều ngang chỉ bao gồm hai bên vai của cơ thể. Khung phát hiện không bao gồm toàn bộ cơ thể người như các mô hình phát hiện đối tượng khác. Cùng với thuật toán Byte Track sử dụng để xác định các đối tượng cần được theo dõi sau khi đã phát hiện được đối tượng ở bước trước giúp cho có thể xác định được đúng đối tượng xuất hiện qua các khung hình. Thuật toán này cũng có thể tái xác định được đối tượng đang bị che khuất hay trùng lấp (những đối tượng được phát hiện với độ tin cậy thấp). Về phần xử lí điều khiển camera, servo đóng vai trò chính trong việc điều khiển các trục của camera, kết hợp với thuật toán PID nhằm tối ưu hóa điều khiển chuyển động. Sau khi nhận diện được đối tượng cần theo dõi, hệ thống sẽ trích xuất được vị trí của đối tượng trên khung hình và gửi các tín hiệu cần thiết đến servo để điều khiển camera theo đối tượng. Hình ảnh ghi được từ camera sẽ được truyền trực tiếp thông qua giao thức UDP với kết nối dây Ethernet, đồng thời nhóm xây dựng một ứng dụng trên thư viện Flet để giúp người cho người dung có thể trực tiếp theo dõi được buổi diễn thuyết đồng thời có thể điều khiển được hệ thống thông qua giao diện của ứng dụng. | Tracking Camera, PTZ Camera, auto tracking, YOLO, PID |
| FCE-2025-122 | 2025 | Hiện thực phát hiện bạo lực trên hệ thống nhúng | ThS. Nguyễn Thanh Thiện, KS. Thân Thế Tùng | Hiện nay, bạo lực là một vấn đề rất nghiêm trọng và nhu cầu phát hiện bạo lực đáp ứng thời gian thực đang tăng cao. Nhiều nghiên cứu đã tạo ra các mô hình phát hiện bạo lực có độ chính xác và độ hiệu quả cao trên các máy chủ. Tuy nhiên, phần lớn các mô hình chỉ nghiên cứu hoặc đòi hỏi lượng tài nguyên lớn để thực thi trong thời gian thực. Khóa luận này sẽ hướng tới việc hiện thực nhận diện hành vi bạo lực trên các thiết bị nhúng, cũng như cho camera giám sát về sau. Mô hình sử dụng trích xuất tư thế (human pose estimation) dùng thư viện OpenPifPaf để trích xuất các keypoints, đưa dữ liệu vào mô hình GRU để dự đoán. Kết quả tôt nhất đạt được 74.75% và 89% cho bộ RWF2000 và HockeyFight, đạt 3.5 fps trên Raspberry Pi 5 và 48 fps trên NVIDIA Jetson Xavier AGX. | phát hiện bạo lực, ước tính tư thế con người, hệ thống nhúng, trí tuệ nhân tạo |
| FCE-2025-123 | 2025 | Hiện thực phần cứng hệ thống phân loại biển báo giao thông sử dụng mạng nơ ron tích chập | TS. Lâm Đức Khải | Trong đề tài này, nhóm nghiên cứu thực hiện đề xuất kiến trúc thiết kế phần cứng của hệ thống phân loại biển báo giao thông. Hệ thống phần cứng bao gồm khối thiết kế mạng nơ-ron tích chập thực hiện phân loại biển báo, tích hợp với chuẩn giao thức AXI để truyền tải dữ liệu, phục vụ cho các ứng dụng thời gian thực trong môi trường nhúng. Phạm vi của đề tài nằm ở bước “phân loại” biển báo giao thông. Cụ thể, sau khi các công đoạn tiền xử lý xác định và chuẩn hóa vùng chứa biển báo, hệ thống đề xuất sẽ tiếp nhận vùng ảnh đó làm đầu vào, sử dụng mô hình CNN để thực hiện phân loại ra loại biển báo tương ứng. Nhằm đáp ứng yêu cầu về hiệu năng và giới hạn tài nguyên trên nền tảng FPGA, mô hình được thiết kế theo hướng tinh gọn với số lượng tham số thấp và sử dụng kỹ thuật lượng tử hóa (quantization) để chuyển toàn bộ phép tính sang dạng số nguyên. Bộ gia tốc được triển khai theo kiến trúc pipeline sâu nhằm nâng cao thông lượng xử lý, đồng thời tối ưu hóa mức tiêu thụ tài nguyên phần cứng nhờ quá trình lượng tử dữ liệu. Hệ thống sử dụng một mạng CNN với lượng tham số xấp xỉ 60k được thiết kế cho bài toán phân loại biển báo giao thông, được hiện thực và kiểm thử trên nền tảng FPGA Virtex-7 VC707. Để đánh giá chất lượng mô hình, bộ dữ liệu GTSRB (German Traffic Sign Recognition Benchmark) đã được sử dụng để đo lường độ chính xác và hiệu suất phân loại. Kết quả cho thấy hệ thống đạt tốc độ đáp ứng thời gian thực, với độ chính xác 95,3%, sử dụng 16k LUTs, 19k FF, 209 BRAM 18K, 123 DSP hoạt động với tần số 100MHz. | FPGA, Convolutional Neural Network (CNN), Lightweight CNN, Hardware Accelerator, ADAS, Traffic Sign Recognition, Data Quantization |
| FCE-2025-124 | 2025 | Nghiên cứu và cải tiến mô hình nhận dạng giọng nói tiếng Việt với dữ liệu lớn trên nền tảng hệ thống nhúng | TS. Đoàn Duy | Nghiên cứu này nhằm phát triển và cải tiến hệ thống nhận dạng giọng nói tiếng Việt sử dụng dữ liệu lớn, triển khai trên hệ thống nhúng cho ứng dụng nhà thông minh, đặt trong bối cảnh sự phát triển của trí tuệ nhân tạo (AI) và Internet vạn vật (IoT), nơi nhận dạng giọng nói đóng vai trò quan trọng nhưng gặp thách thức với tiếng Việt do đặc điểm thanh điệu và biến thể phương ngữ. Mục đích chính là xây dựng một pipeline hoàn chỉnh từ nhận dạng giọng nói (Speech-to-Text - STT) đến hiểu ngôn ngữ tự nhiên (Natural Language Understanding - NLU), tận dụng các mô hình tiên tiến như PhoWhisper cho STT và PhoBERT cho NLU để điều khiển thiết bị thông minh. Phương pháp nghiên cứu bao gồm việc tinh chỉnh (fine-tuning) các mô hình đã được huấn luyện trước, sử dụng tập dữ liệu VN-SLU, áp dụng kỹ thuật tăng cường dữ liệu và triển khai trên nền tảng nhúng như Raspberry Pi. Kết quả thực nghiệm cho thấy hệ thống đạt độ chính xác cao với WER 8-9% cho STT, độ chính xác ý định (Intent Accuracy) 97.2% cho NLU, hoạt động hiệu quả trên thiết bị nhúng với độ trễ tổng thể dưới 1.2 giây và tiêu thụ tài nguyên thấp (RAM ~4.19 GB, CPU ~25.2%). Kết luận khẳng định sự thành công trong việc tích hợp công nghệ nhận dạng giọng nói tiếng Việt vào ứng dụng thực tế, đồng thời đề xuất hướng phát triển tương lai như mở rộng tập dữ liệu, tối ưu hóa mô hình và nâng cao khả năng xử lý các lệnh phức tạp hơn. | Nhận dạng Giọng nói, Xử lý Ngôn ngữ Tự nhiên, Nhà thông minh, Phân loại Ý định, Nhận dạng Thực thể Có tên |
| FCE-2025-125 | 2025 | Thiết kế và mô phỏng mô hình điện di ion ngược bằng phần mềm Comsol dựa trên phương pháp theo dõi đường huyết không xâm lấn | TS. Trần Quang Nguyên,TS. Phạm Quốc Hùng | Nghiên cứu xuất phát từ nhu cầu giám sát đường huyết hiệu quả và không xâm lấn trong bối cảnh bệnh tiểu đường ngày càng phổ biến. Mục tiêu là mô phỏng quá trình điện di ion ngược sử dụng COMSOL Multiphysics để chiết xuất glucose qua da, qua đó đánh giá hiệu quả chiết xuất dựa trên nồng độ glucose và tín hiệu dòng điện. Phương pháp sử dụng mô hình đa vật lý, kết hợp các quá trình điện di, điện thẩm thấu và phản ứng enzyme. Kết quả cho thấy mô hình tái hiện chính xác phân bố điện trường, nồng độ và dòng điện, đồng thời xác định các yếu tố ảnh hưởng đến hiệu quả cảm biến. Kết luận, mô phỏng hỗ trợ tối ưu hóa thiết kế cảm biến không xâm lấn, góp phần nâng cao hiệu quả theo dõi bệnh tiểu đường. | Tiểu đường, glucose, comsol |
| FCE-2025-126 | 2025 | Hệ thống quản lý nhà thông minh tích hợp: Điều khiển bằng giọng nói, ứng dụng di động và giám sát qua trang web | TS. Phạm Quốc Hùng | Đề tài tập trung nghiên cứu và phát triển một hệ thống quản lý nhà thông minh tích hợp khả năng điều khiển bằng giọng nói, ứng dụng di động và giám sát qua website nhằm đáp ứng nhu cầu tự động hóa và tiện ích trong thời đại công nghệ 4.0. Mục tiêu chính là xây dựng một giải pháp IoT bao gồm bốn bộ thiết bị: điều khiển đèn RGB, điều khiển quạt, cảm biến chuyển động, và thu thập nhiệt độ - độ ẩm, kết hợp với server, database và ứng dụng quản lý trên cả Android và các trình duyệt phổ biến như Chrome, FireFox, Microsoft Edge, Cốc Cốc. Hệ thống sử dụng ESP32 để kết nối không dây qua WiFi và Bluetooth, Firebase làm server và cơ sở dữ liệu thời gian thực, cùng với các dịch vụ Authentication, Hosting, Storage và Firestore để quản lý người dùng, lưu trữ dữ liệu, triển khai ứng dụng và ghi log thiết bị. Ứng dụng di động được phát triển bằng Expo và React Native, website sử dụng React, và tích hợp Gemini AI Voice Assistant cũng như Google Assistant để điều khiển thiết bị bằng giọng nói. Phương pháp nghiên cứu bao gồm thiết kế và lập trình mạch điện tử, xây dựng server API, kết nối dữ liệu thời gian thực và triển khai hệ thống lên Firebase. Kết quả nghiên cứu là một hệ thống hoàn chỉnh có khả năng giám sát, điều khiển, thêm, xóa, chỉnh sửa, chia sẻ thiết bị và tạo ngữ cảnh, với độ ổn định cao, dữ liệu được đồng bộ thời gian thực và giao diện đa nền tảng. Kết luận cho thấy hệ thống đáp ứng đầy đủ các mục tiêu đề ra, nâng cao tính bảo mật, khả năng mở rộng và mang đến trải nghiệm đa dạng, tiện lợi cho người dùng thông qua app, web và trợ lý giọng nói. | IoT, App, Website, Gemini API, Server, Client, Database, Firebase |
| FCE-2025-127 | 2025 | Xây dựng trạm quan trắc môi trường cục bộ chi phí thấp và hệ thống lưu trữ dữ liệu thời tiết cho mục đích nghiên cứu và phát triển dự báo | ThS Nguyễn Duy Xuân Bách, PGS.TS Trịnh Lê Huy | Đề tài trình bày quá trình thiết kế và xây dựng một hệ thống trạm quan trắc môi trường cục bộ có chi phí thấp, phục vụ cho mục đích nghiên cứu và hỗ trợ phát triển các mô hình dự báo thời tiết. Hệ thống bao gồm thiết bị thu thập dữ liệu, nền tảng lưu trữ và giao diện trực quan. Dữ liệu môi trường như nhiệt độ, độ ẩm, áp suất khí quyển, tốc độ gió và tia UV được ghi nhận định kỳ, truyền đến máy chủ xử lý và hiển thị theo thời gian thực. Hệ thống đã được triển khai thử nghiệm trong thực tế và cho thấy khả năng hoạt động ổn định, phù hợp với các ứng dụng nghiên cứu nhỏ lẻ hoặc mô hình mở rộng. | IoT, cảm biến môi trường, thu thập dữ liệu, truyền thông không dây, lưu trữ dữ liệu, thời gian thực. |
| FCE-2025-128 | 2025 | Nghiên cứu và ứng dụng công nghệ BLE vào smarthome | ThS. Phan Đình Duy | Trong bối cảnh cuộc cách mạng công nghiệp 4.0 và sự phát triển vượt bậc của công nghệ Internet vạn vật (IoT), nhu cầu về các giải pháp nhà thông minh nhằm tối ưu hóa tiện nghi và nâng cao hiệu quả sử dụng năng lượng đã trở nên vô cùng cấp thiết. Đáp ứng yêu cầu đó, luận văn này trình bày nghiên cứu về việc thiết kế và triển khai một hệ thống điều khiển thiết bị trong nhà thông minh dựa trên nền tảng vi điều khiển ESP32, giao thức truyền tin MQTT và công cụ Node-RED. Phương pháp nghiên cứu được thực hiện thông qua việc xây dựng mô hình thực nghiệm gồm ba nút mạng (nodes) tương ứng với ba khu vực chức năng (phòng khách, phòng ngủ, bếp). Các cảm biến và thiết bị chấp hành được tích hợp, giao tiếp qua MQTT Broker và được quản lý, giám sát trực quan trên giao diện Node-RED Dashboard. Kết quả đánh giá thực nghiệm cho thấy hệ thống vận hành ổn định, đảm bảo thời gian phản hồi thấp và độ chính xác cao trong việc thu thập, hiển thị dữ liệu. Đáng chú ý, hệ thống chứng tỏ khả năng duy trì kết nối đáng tin cậy. Nghiên cứu khẳng định tính khả thi, hiệu quả và tiềm năng mở rộng của giải pháp đề xuất, cho phép ứng dụng vào các mô hình nhà thông minh quy mô nhỏ trong thực tiễn. | IoT, nhà thông minh, ESP32, MQTT, Node-RED, cảm biến môi trường, điều khiển thiết bị, mạng không dây, hệ thống nhúng |
| FCE-2025-129 | 2025 | Ứng dụng ROS2 trong xây dựng robot tự hành và vẽ bản đồ không gian trong nhà | TS. Đoàn Duy | ROS (Robot Operating System) là nền tảng mã nguồn mở, cung cấp một bộ công cụ và thư viện mạnh mẽ để phát triển các ứng dụng Robot phức tạp và hiện đại. Kể từ khi ra đời, ROS đã có những đóng góp quan trọng, góp phần thúc đẩy sự phát triển của ngành Robot toàn cầu. Trên nền tảng vững chắc của ROS, ROS2 đã được ra mắt như một bước tiến tất yếu, với mục tiêu phát triển các hệ thống robot thông minh và phức tạp hơn nữa. ROS2 không chỉ kế thừa những ưu điểm của ROS mà còn tích hợp thêm các công cụ, tính năng tiên tiến và giải quyết được những hạn chế mà ROS gặp phải. Đề tài này hướng đến việc ứng dụng ROS2 để xây dựng một hệ thống Robot tự hành, có khả năng vẽ bản đồ không gian trong nhà, nhằm đem lại sự tối ưu và hiệu quả trong việc triển khai các ứng dụng robot hiện đại. | Robot Operating System 2 (ROS2), Autonomous mobile robot, Patrol robot, Navigation Stack 2 (Nav2), Simultaneous Localization and Mapping (SLAM), Graph-based SLAM, ROS2 Control, Micro-ROS, Model Predictive Path Integral Controller, A*, Djikstra, Flutter |
| FCE-2025-130 | 2025 | Thiết kế và hiện thực mô hình nơ-ron cho bài toán phân loại lửa trên phần cứng | ThS. Trương Văn Cương , TS. Đỗ Trí Nhựt | Trước nhu cầu phát hiện cháy sớm và hiệu quả, đề tài tập trung thiết kế mô hình mạng nơ-ron tích chập (CNN) chạy trên FPGA, áp dụng lượng tử hóa để tối ưu tài nguyên và năng lượng. Mục tiêu là xây dựng mô hình CNN chính xác và hiệu quả trên phần cứng, đồng thời kiểm thử bằng môi trường UVM. Các khối CNN được thiết kế bằng SystemVerilog và kiểm tra qua UVM để đảm bảo hoạt động đúng. Kết quả cho thấy mô hình chạy ở 200MHz, tiêu thụ dưới 2W và đạt độ chính xác 91.38%, trong khi mô hình phần mềm đạt 93.83%. Nhóm cũng hoàn thành môi trường UVM tái sử dụng cao để kiểm thử các thành phần. Nghiên cứu cho thấy tiềm năng ứng dụng của mô hình CNN trên phần cứng cho bài toán nhận diện lửa. | CNN, Quantization, System Verilog, UVM Framework |
| FCE-2025-131 | 2025 | Nghiên cứu và thiết kế mô hình xe tự hành ngoài trời có hướng dẫn sử dụng kỹ thuật Multi-sensor Fusion | TS. Đoàn Duy | Trong thời đại tự động hóa ngày càng phát triển, xe dẫn đường tự động (Automated Guided Vehicle) là một giải pháp quan trọng giúp nâng cao hiệu suất vận hành, tối ưu hoá chi phí và giảm phụ thuộc vào sức lao động con người trong nhiều lĩnh vực như công nghiệp, logistics và giao hàng tự động. Tuy nhiên, hầu hết các xe dẫn đường tự động truyền thống chỉ hoạt động hiệu quả trong môi trường trong nhà, nơi có hệ thống dẫn đường cố định như băng từ, vạch sơn hoặc bản đồ tuyến tính. Khóa luận này giới thiệu một mô hình mới – xe tự hành ngoài trời có hướng dẫn (AGV - Autonomous Guided Vehicle), được xây dựng với khả năng hoạt động linh hoạt trong môi trường không kiểm soát, thông qua kỹ thuật kết hợp dữ liệu đa cảm biến (multi-sensor fusion) gồm GNSS, IMU và la bàn số. Hệ thống không dựa vào việc lập bản đồ chi tiết (SLAM) hay hạ tầng vật lý cố định, mà thay vào đó, sử dụng thuật toán để xử lý và tổng hợp dữ liệu cảm biến nhằm tăng độ chính xác định vị và ổn định hướng chuyển động. Xe được điều khiển theo nguyên lý waypoint-based navigation – di chuyển đến các điểm tọa độ GNSS mục tiêu. Quá trình điều hướng được thực hiện dựa trên thuật toán Pure Pursuit, giúp xe tính toán hướng di chuyển và hiệu chỉnh góc lái theo thời gian thực. Ngoài ra, khóa luận cũng xây dựng một giao diện web hiển thị thông tin vị trí, trạng thái và hướng di chuyển của xe, giúp dễ dàng giám sát và điều khiển từ xa. Trong quá trình thực nghiệm, hệ thống đã được triển khai trên một mô hình xe dẫn động vi sai ba bánh, vận hành ngoài trời trong khuôn viên Trường Đại học Công nghệ Thông tin. Kết quả cho thấy hệ thống có thể xác định và điều hướng chính xác đến mục tiêu trong điều kiện thực tế, với độ ổn định tương đối tốt ngay cả khi tín hiệu GNSS có dao động nhẹ. Qua đó, đề tài không chỉ minh chứng được tính khả thi của giải pháp mà còn đặt nền tảng cho các nghiên cứu mở rộng trong tương lai như: nhận diện vật cản, lập bản đồ động, hoặc tích hợp giao tiếp V2X. | Multi-sensor Fusion, waypoint-based navigation, GNSS, IMU, digital compass, AGV, EKF |
| FCE-2024-001 | 2024 | Thiết kế, chế tạo và đo đạc rectenna tái cấu hình và đề xuất cấu trúc vi mạch của mạch chỉnh lưu tái cấu hình. | TS. Trịnh Lê Huy | Với sự tiến bộ của ngành vi mạch bán dẫn, ngoài việc cải tiến kích thước thì năng lượng tiêu thụ và cách thức truyền tải năng lượng cũng là vấn đề rất được quan tâm. Đề tài khóa luận “Thiết kế, chế tạo và đo đạc rectenna tái cấu hình và đề xuất cấu trúc vi mạch của mạch chỉnh lưu tái cấu hình” đề xuất một giải pháp chính là thu thập năng lượng RF từ môi trường và chuyển hóa năng lượng này thành dòng điện DC để phục vụ cho các mục đích trong công nghệ IoT. Để có thể hiện thực mạch Rectenna từ schematic, đầu tiên nhóm thiết kế schematic trên phần mềm Advanced Design System và chỉnh sửa thông số linh kiện và mô phỏng để đáp ứng thông số đề ra. Nhóm sử dụng công nghệ System in Package để thu nhỏ mạch. Mạch Rectifier sẽ được layout bằng phần mềm Altium. Với chức năng tái cấu hình để có thể thu thập năng lượng RF từ một trong bốn dãy băng tần: 868 MHz, 890 MHz, 915 MHz, 925 MHz và chuyển hóa thành tín hiệu điện một chiều DC. Kết quả đo đạc cho thấy rectenna có hiệu suất chuyển hóa năng lượng ở mức cao nhất đều trên 60%: 69.67% tại tần số 868 MHz/12 dBm, 63.92% tại tần số 890 MHz/12 dBm, 65.06% tại tần số 915 MHz/11 dBm, 72.73% tại tần số 925 MHz/11 dBm. | Rectenna, Multi band, Schottky diode, SiP, System in Package, RF harvesting, Energy harvesting, Small device |
| FCE-2024-002 | 2024 | Hệ thống giám sát, quản lý, kiểm soát các thiết bị điện, hướng tới phân tích dữ liệu và hành vi người dùng | TS. Phạm Quốc Hùng, ThS. Phan Đình Duy | Có rất nhiều yếu tố cấu thành và ảnh hưởng đến sự phát triển của smart home, nguyên nhân lớn nhất là do không có một khuôn mẫu nào cho việc xây dựng hệ thống. Ứng dụng các kỹ thuật data mining vào phân tích và xây dựng mô hình xử lý và ứng dụng phương pháp thống kê để nhân diện các hành vi của người dùng Khi nhận hệ thống theo các điểm chuyển trạng thái của thiết bị thì độ trễ giữa 2 lần đảo trạng thái gần nhất của các thiết bị có thể dùng để phân biệt xem các sự kiện thay đổi trạng thái này có cùng một nhóm hay không. Hệ thống IoT gồm: Node là các thiết bị cuối, có thể cảm biến hoặc các thiết bị điện như đèn, quạt, … Gateway là thiết bị xử lý trung tâm hoạt động đa luồng, server được sử dụng là clound server Firebase và sẽ lưu trữ lại dữ liệu của hệ thống. Mô hình máy học có thể chủ động tìm ra các nhóm thiết bị được sử dụng cùng với nhau trong khoảng thời gian cụ thể, hay có thể tìm ra những nhóm có tính liên kết tức có sự tương tác cao trong toàn bộ thời gian. Trong các diều kiện kết nối mạng ổn định, mạng mesh trong tầm hoạt động lý tưởng thì thời gian đáp ứng của hệ thống IoT sẽ trong vòng 2 giây. | IoT, HAR, Unsupervised learning, Bluetooth, Mesh |
| FCE-2024-003 | 2024 | Xác định chất lượng trứng dùng cảm biến quang và AI | TS. Phạm Quốc Hùng | Nhóm đã tìm hiểu, nghiên cứu các kiến thức liên quan đến việc đánh giá chất lượng và độ tươi của trứng dựa trên thời gian bảo quản và Haugh Units, nhóm đã thành công tạo được một thiết bị phần cứng có thể dự đoán được thời gian bảo quản và Haugh Units một cách nhanh chóng với thời gian đáp ứng khoảng 1.573 (giây). Nhóm đã tìm hiểu được cơ sở lý thuyết cơ bản liên quan đến phương pháp quang phổ cận hồng ngoại NIR. Dựa trên cơ sở lý thuyết có được nhóm xây dựng được mô hình hệ thống sử dụng cảm biến NIR SparkFun AS7263 và Raspberry. Mô hình hệ thống sử dụng để thu thập dữ liệu thô gồm các dải quang phổ (610nm - 860nm) từ ngày số 2 đến ngày số 21 với 3 vị trí đo bên trên(top) bên dưới(bot), ở giữa(mid). Từ dữ liệu thu được tiến hành khảo sát một số phương pháp tiền xử lý và mô hình máy học để tìm ra mô hình phù hợp với đề tài. Trước mắt nhóm đã khảo sát ba phương pháp tiền xử lý Standard Scaler, Multiplicative Scatter Correction_MSC, Standard normal Variate_SNV và ba mô hình máy học Multiple Linear Regression, Support Vector Regression, Decision Tree nhưng kết quả đạt được chưa đạt được mong đợi. | Xác định chất lượng trứng dựa trên cảm biến quang và AI, Xác định chất lượng trứng bằng NIR, Chất lượng trứng, Đo chất lượng trứng bằng NIR, Trứng gà NIR, Haugh Units và NIR |
| FCE-2024-004 | 2024 | Thiết kế và xây dựng cánh tay robot 3 trục - Ứng dụng trong dây chuyền công nghiệp | ThS. Trần Quang Nguyên, TS. Phạm Quốc Hùng | Trong thời gian gần đây, sự bùng nổ vượt bậc của ngành vi mạch tại Việt Nam đã thúc đẩy các phòng thí nghiệm trong nước tập trung nghiên cứu về chúng, đặc biệt là hướng công nghệ bán dẫn như là áp dụng tự động hoặc bán tự động vào các khâu chế tạo vật liệu và kiểm tra. Do đó khóa luận sẽ tiến hành tự động hóa khâu chế tạo màng mỏng dựa trên cơ chế phủ quay bằng cách áp dụng hệ thống robot 3 trục.Mục tiêu cuối cùng đề tài là xây dựng một hệ thống cánh tay robot gắp thả mẫu vật tự động từ băng chuyền vào hệ thống máy phủ quay với hiệu suất hoạt động cao trong môi trường sạch.Cuối cùng bằng việc áp dụng các giải pháp công nghệ và thuật toán thích hợp, khóa luận sẽ tiến hành xây dựng một hệ thống robot 3 trục gắp thả tự động hoàn chỉnh và tiến hành thử nghiệm để đánh giá hiệu suất và khả năng của nó trong môi trường thực tế dựa trên các đề xuất đặt ra.Về mô hình sa bàn, khóa luận dựa trên kết quả tốt nhất(giá trị điện áp là 12V đối với băng chuyền và mẫu vật có chất liệu thủy tinh (với khối lượng là 1 gram và kích thước gần 1 cm2) thu được kết quả có thể hoàn tất chu trình trong khoảng thời gian nhanh nhất là 35 giây. | Robot Arm, STM32, Xử Lý Ảnh |
| FCE-2024-005 | 2024 | Hệ thống quản lý nhân viên bằng mã QR | ThS Trương Văn Cương, ThS. Hồ Ngọc Diễm | Mục tiêu nghiên cứu trong đề tài này nhằm đưa ra hệ thống quản lý khẩu phần ăn của nhân viên bằng mã qr và định danh nhân viên bằng xử lý ảnh thông qua camera với khoảng thời gian đáp ứng 2 (giây) từ lúc định danh thành công và in mã QR. Nhóm đã tìm hiểu cơ sở lý thuyết liên quan đến mã QR code, ứng dụng xử lí ảnh. Từ đó, xây dựng được mô hình hệ thống sử dụng camera để lưu trữ được khuôn mặt người dùng gửi lên địa chỉ và cổng của server đang được mở. Server nhận được dữ liệu từ thiết bị sẽ tiến hành xử lí và lưu trữ trong cơ sở dữ liệu cùng với đó ghi chép lại lịch sử lên website cùng với đó server sẽ gửi thông tin xuống và xác nhận bằng cách nhấn nút Enter để in mã QR. Chức năng website là xác thực người dùng thông qua việc đăng nhập bằng tài khoản email, xóa thông tin người dùng, cho phép đăng tải ảnh giúp cho việc xác thực qua kĩ thuật xử lí ảnh, ghi chép lại lịch sử in mã QR và xuất lịch sử ghi chép này ra file excel. Tốc độ nhận diện khuôn mặt sẽ tùy thuộc vào tập dữ liệu được lưu trữ trong cơ sở dữ liệu. Khi tập dữ liệu này càng lớn thì thời gian nhận diện thành công sẽ càng tăng. | IOT, QR code, Printer, Streaming, AI |
| FCE-2024-006 | 2024 | Nghiên cứu, thiết kế, hiện thực giải thuật Deep Q-Network (DQN) sử dụng công nghệ SoC | TS. Nguyễn Minh Sơn | Hiện nay, sự phổ biến của các công nghệ AI ngày càng tăng lên, các nhà phát triển phải đối mặt với hai thách thức là tìm ra cách xử lý và truyền dữ liệu nhanh hơn cũng như cải thiện hiệu suất tổng thể của các ứng dụng dựa trên AI. FPGA có thể là giải pháp cho cả hai thách thức này. Mục tiêu chính của khóa luận này là sẽ tìm hiểu và hiện thực giải thuật Deep-Q Learning hoàn toàn trên kiến trúc phần cứng SoC. Tiến hành thực hiện huấn luyện trên phần cứng để sau đó môi trường Cartpole có thể tự hoạt động và đạt được số điểm gần như tuyệt đối (200) với tỷ lệ 90%. Nhóm đã nghiên cứu và tìm hiểu lý thuyết về Reinforcement Learning, Deep Learning, Backpropagation và mô hình Deep Q-Network, sau đó nghiên cứu và thiết kế thành công được DQN với Verilog. Thiết kế kiến trúc phần cứng mới với core ZynQ để có thể hiện thực được một mô hình Deep Q-Network hoàn toàn trên phần cứng FBGA. Sau đó dựa trên kiến trúc xây dựng device, sử dụng ngôn ngữ Verilog, Python và PetaLinux để mô phỏng hoạt động huấn luyện trên phần cứng. Sau cùng, hiện thực thiết kế, đánh giá tài nguyên phù hợp với board SoC Genesys ZU Zynq Ultrascale 5EV. Thiết kế cuối cùng của nhóm đã có thể chạy hoàn toàn trên phần cứng với tần số 166MHz và đạt được số điểm gần như tuyệt đối | Cartpole environment, AXI, FPGA, Reinforcement Learning, Deep Q-Network, SoC |
| FCE-2024-007 | 2024 | Nghiên cứu thiết kế hệ thống giám sát chất lượng công việc của thợ sửa chữa điện dựa trên nền tảng IoT | TS. Nguyễn Minh Sơn | Hệ thống giám sát chất lượng công việc của thợ sửa chữa điện ứng dụng IoT, về mặt cốt lõi là một nghiên cứu nhằm hiện thực hóa ý tưởng về một mô hình dịch vụ, với khả năng đặt tạo đơn hàng sửa chữa điện, khả năng tùy chỉnh vị trí và lựa chọn người thợ sữa chữa dựa trên số liệu khoảng cách thực tế. Cùng với đó là tích hợp mô hình IoT cho phần cứng và quy trình làm việc của người thợ để đảm bảo chất lượng an toàn lao động, và hiển thị cảnh báo cho người thợ. Cụ thể hơn, nhóm cần phải hoàn thành hai mục tiêu chính. | ESP32, AI, Opencv, YOLOv3, Website, Mobile, Server, C, Typescript, Javascript |
| FCE-2024-008 | 2024 | Thiết kế hệ thống phát hiện làn đường cho xe tự hành dựa trên phần cứng | TS. Lâm Đức Khải | Thuật toán Hough Transform là một thuật toán phổ biến trong việc phát hiện làn đường dựa trên quá trình “bầu chọn” để trích xuất những đường thẳng hoàn chỉnh. Tuy nhiên, thuật toán này yêu cầu bộ nhớ lớn cũng như độ tính toán phức tạp. Trong đề tài này, nhóm đề xuất xây dựng một thuật toán mới cho không gian Hough Space bằng cách sử dụng tham số hóa (Y-intercept, theta) thay vì tham số hóa (rho, theta), điều này giúp đơn giản hóa hoạt động Line Hough Transform nghịch đảo và giảm kích thước của bộ bầu chọn và độ phức tạp tính toán so với Line Hough Transform tiêu chuẩn. Hệ thống đã đạt được được tần số tối đa là 250MHz, và thời gian xử lý cho mỗi khung ảnh độ phân giải 1024x1024 là 4,19ms, với độ chính xác đạt 85.49%. Thiết kế này đã được tổng hợp trên FPGA Virtex-7 VC707 | FPGA, Hough Transform, Look Up Table, Autonomous Vehicle, Lane Detector |
| FCE-2024-009 | 2024 | Thiết kế một EDA Tool để thực hiện chèn Scan trong bước DFT | TS. Nguyễn Minh Sơn | DFT là một công đoạn quan trọng trong lưu đồ thiết kế vi mạch nên cùng với sự phát triển của ngành vi mạch bán dẫn trên thế giới nói chung và ở Việt Nam nói riêng thì các công cụ hỗ trợ kĩ sư trong việc thực hiện công đoạn này cũng trở nên phát triển. trong khóa luận này, tác giả sẽ giới thiệu những kiến thức trong việc thực hiện chèn scan và viết ra một chương trình có chức năng chèn scan vào netlist có sẵn. | DFT insertion, Scan Insertion |
| FCE-2024-010 | 2024 | Hệ thống nhận diện biển báo giao thông ứng dụng công nghệ SoC | TS. Nguyễn Minh Sơn | Ngày nay, xu hướng tự động hóa đang là chủ đề thảo luận chính trong lĩnh vực vận tải nói chung và ngành công nghiệp chế tạo phương tiện nói riêng. Mục tiêu của đề tài là triển khai hệ thống phát hiện và nhận diện biển báo giao thông trên hệ thống Ultra96v2 dùng thuật toán YOLOv4 Tiny tập dữ liệu đầu vào gồm các biển báo giao thông ở Việt Nam. Nghiên cứu tập trung vào phương pháp thu thập, xử lý và phân loại mẫu đầu vào, huấn luyện mô hình bằng thuật toán YOLOv4 Tiny, hiện thực kiến trúc trên phần cứng Avnet Ultra96v2, cuối cùng là thiết lập các tiêu chí đánh giá hệ thống. Cho đến thời điểm hiện tại, nhóm nghiên cứu đã hoàn thiện hệ thống nhận diện biển báo giao thông đường bộ Việt Nam, thiết kế hệ thống hoàn thiện trên cả phần cứng và phần mềm. Để đảm bảo tính chính xác của mô hình, nhóm đã thực hiện test dựa trên dữ liệu đầu vào là hình ảnh và video trên nền tảng Windows cũng như cam USB kết nối với FPGA Ultra96v2. Kết quả kiểm tra đã chứng minh rằng hệ thống hoạt động ổn định với thời gian nhận diện mẫu và mức độ chính xác trong giới hạn trên 30 mét tính từ vị trí đặt camera, đáp ứng đủ yêu cầu tối thiểu của hệ thống nhận diện biển báo giao thông. | Ultra96-V2, Camera, YOLOv4-Tiny, SoC, FPGA |
| FCE-2024-011 | 2024 | Nghiên cứu, thiết kế và hiện thực IP phần cứng phát hiện làn đường | TS.Lâm Đức Khải | Nhận diện làn đường đóng vai trò quan trọng trong nhiều ứng dụng như điều hướng tự động và hệ thống hỗ trợ lái xe. Vấn đề đề thách thức nhất hiện nay là nhận diện làn dường trong điều kiện làn đường mờ, trong điều kiện trời tối và trong điều kiện khó nhìn thấy bằng mắt thường. Một vấn đề câp thiết nứa đó là thiết kế hệ thống xử lý tốc độ cao đáp ứng yêu cầu real-time khi xe di chuyển trên cao tốc. Trong khóa luận này nhóm đề xuất một thuật toán hoàn hảo để nhận diện làn đường trong điều kiện thách thức và thiết kế phần cứng đạt được tốc độ xử lý nhanh nhất hiện nay. Giải thuật đầu tiên là kết hợp kỹ thuật lọc Gaussian với toán tử Sobel để xác định các tọa độ cạnh của làn đường trong điều kiện ánh sáng khó khăn. Sau khi chọn tọa độ cạnh ứng viên dựa trên ngưỡng Gradient và thực hiện chọn một tọa độ cực trị(NMSS), tiếp théo giải thuật nhận dạn đặc trưng của làn đường như độ rộng, độ nghiêng và sự song song giữa các cạnh, phân biệt được làn đường so với các nhiễu có đặc trưng cũng giống làn đường như mũi tên chỉ đường. Đặc biệt nhất trong pha xác định đăc trưng, giải thuật xác định các ranh giới của làn đường bằng cách phát hiện sự thay đổi độ sáng xám dọc theo các cạnh liên tiếp(Rissing-Falling). Cuối cùng, nhóm đề xuất sử dụng biến đổi Hough (HT) để chọn ra làn đường đúng nhất từ tất cả các cạnh có đặc trưng giống làn đường. Độ hiệu quả của phương pháp được đề xuất được thể hiện trên tập dữ liệu thách thức CuLane, thể hiện độ chính xác cao trong điều kiện ánh sáng khắc nghiệc như trời tối hay chói và cạnh mờ khó nhìn thấy bằng mắt thường. Hơn nữa, nhóm thành công trong việc thiết kế kiến trúc phần cứng hiện thực giải thuật trên, việc triển khai trên FPGA Virtex-7 đạt được hiệu suất xử lý tốc độ cao với tốc độ 3,4 ns/pixel, phù hợp cho các ứng dụng thời gian thực. | nhận diện làn đường, FPGA, sobel, gaussian, nms, hough transfỏm, đặc trưng làn đường. |
| FCE-2024-012 | 2024 | Xây dựng hệ thống lưu kho tự động bằng phương pháp quét mã QR thông qua camera giám sát | TS.Trần Quang Nguyên | Trong môi trường kho hàng hiện đại, việc quản lý hàng hóa một cách chính xác và hiệu quả là rất quan trọng. Các hệ thống lưu kho tự động có khả năng theo dõi và quản lý hàng hóa một cách nhanh chóng, chính xác giúp nâng cao hiệu quả hoạt động và giảm thiểu lỗi. Sử dụng công nghệ quét mã QR và camera giám sát giúp giảm thiểu lỗi do con người và tăng cường độ chính xác trong việc theo dõi hàng hóa. Mục tiêu đề tài là xây dựng được hệ thống cánh tay ba trục có thể gắp thả vật và có thể ứng dụng trong mô hình quản lý tủ thuốc. Hai phương pháp nghiên cứu chính của đề tài là áp dụng thuật toán Dijkstra tìm đường đi ngắn nhất đến từng ô kệ để hệ thống gắp thả vật và xử dụng công nghệ nhận mã QR thông qua camera giám sát để xác định được thông tin của hàng hóa và đưa vào ô kệ phù hợp. Tỷ lệ nhận diện QR thành công 93.29% cho thấy khả năng nhận diện mã QR của hệ thống là rất tốt, với độ chính xác cao và tốc độ xử lý nhanh. Hệ thống có tỷ lệ lỗi trung bình 12% và độ bền, tin cậy trung bình 88%, cho thấy nó có khả năng hoạt động ổn định và đáng tin cậy, đảm bảo việc quản lý hàng hóa hiệu quả. | Cánh tay ba trục, Raspberry Pi 2, Thuật toán Dijkstra, QR |
| FCE-2024-013 | 2024 | Thiết kế phần cứng cho việc phát hiện nhịp tim bất thường trong tín hiệu điện tâm đồ dựa trên thuật toán phân cụm mẫu | TS. Trần Thị Điểm | Trong y học hiện đại, việc theo dõi và phát hiện nhịp tim bất thường là rất quan trọng vì các vấn đề này có thể là nguyên nhân của bệnh tim như nhồi máu cơ tim hoặc đột quỵ. Tín hiệu điện tâm đồ (ECG) là công cụ chủ đạo trong việc theo dõi và chẩn đoán các bệnh tim mạch. Tuy nhiên, việc phân tích tín hiệu điện tâm đồ đòi hỏi phải có các công cụ và thuật toán chính xác. Phát hiện nhịp tim bất thường được chia thành phát hiện dựa trên đặc điểm đặc biệt và phát hiện hiện trên hình dạng. Việc sử dụng phát hiện dựa trên đặc điểm gặp khó khăn việc chọn các điểm đáng tin cậy, trong khi đó phát hiện dựa trên hình dạng lại gặp trở ngại đối với những nhịp bất thường có hình dạng dường như tương đồng với nhịp bình thường. Do đó phương pháp tạo cụm mẫu và phát hiện nhịp bất thường bằng kết hợp cả hai phương pháp dựa trên đặc điểm và hình dạng được đề xuất. Ở đề tài này, chúng tôi đề xuất thiết kế phần cứng phân tích tín hiệu điện tâm đồ dựa trên thuật toán phân cụm mẫu giúp phát hiện và phân loại nhịp tim bất thường nhanh chóng, ngoài ra nó còn có thể giúp tạo ra nhiều tệp dữ liệu khác nhau bằng cách thay đổi ngưỡng giá trị. Từ đó không chỉ có thể giải quyết vấn đề theo dõi tim mạch cho người mà còn giải quyết được dữ liệu cần thiết để dạy cho mô hình máy học khác. Phương pháp này đã phân cụm và phân loại hiệu quả 4 loại nhịp tim, bao gồm nhịp tim bình thường và các loại nhịp tim bất thường loại V (co tâm thất sớm), A (nhịp nhĩ sớm), F (kết hợp của nhịp thất và nhịp bình thường). Hệ thống đạt được các thông số cao như độ chính xác là 92.92%, độ nhạy là 93.96% và độ đặc hiệu là 80.35%, do đó phù hợp cho áp dụng vào y tế để theo dõi và phát hiện nhịp tim bất thường. Thuật toán này triển khai trên nền tảng Zynq UltraScale+ MPSoC ZCU102 FPGA với tần số là 166.67MHz. Thời gian xử lý mỗi mẫu khoảng trên dưới 1 giây, có thể áp dụng vào thời gian thực. | Electrocardiogram, template cluster, RR interval, abnormal beat detection, FPGA, hardware. |
| FCE-2024-014 | 2024 | Hệ thống IoT quản lý vườn cây thông minh | TS. Phạm Quốc Hùng, ThS. Phan Đình Duy | Nông nghiệp thông minh là ứng dụng công nghệ cao giúp tối ưu hóa canh tác và quản lý cây trồng qua các thiết bị cảm biến, hệ thống điều khiển tự động và IoTs. Đề tài này nhằm thiết kế và triển khai hệ thống vườn thông minh, nâng cao hiệu quả sản xuất và giảm năng lượng tiêu thụ. Nghiên cứu sử dụng phương pháp thử nghiệm thực tiễn kết hợp phân tích lý thuyết, thiết kế hệ thống gồm cảm biến (độ ẩm, nhiệt độ, ánh sáng), hệ thống điều khiển (ESP32), các khối chấp hành (máy bơm, LED), công nghệ truyền nhận dữ liệu không dây (WiFi, LoRa) và phần mềm quản lý dữ liệu. Kết quả cho thấy hệ thống chăm sóc cây trồng (đậu xanh) dựa trên điều kiện môi trường, khả năng truyền dữ liệu giữa các node theo mô hình push + ack, giúp tiết kiệm thời gian và dễ dàng mở rộng quy mô. Hệ thống còn cung cấp server để giám sát và quản lý cây trồng, lưu trữ dữ liệu, cập nhật trạng thái theo thời gian thực, và gửi thông báo khi có vấn đề. Kết luận, hệ thống vườn thông minh cải thiện năng suất và chất lượng cây trồng, nhưng gặp thách thức kỹ thuật như tiêu thụ năng lượng và rớt gói tin. Nghiên cứu đề xuất tích hợp AI và học máy để nâng cao khả năng dự đoán và tối ưu hóa quy trình canh tác. | tưới nước, chăm sóc cây trồng, Internet Vạn Vật, mạng máy tính, Công nghệ LoRa, mạch esp32 |
| FCE-2024-015 | 2024 | Nghiên cứu tích hợp thuật toán nhận dạng biển số xe trong nhà xe trên camera thông minh sử dụng công nghệ SoC | Nguyễn Minh Sơn | Trong những năm gần đây, ứng dụng của trí tuệ nhân tạo đang là hiện tượng nổi bật và thu hút rất nhiều sự quan tâm từ các nhóm nghiên cứu của các trường đại học và nhiều ngành công nghiệp như ý tế, giải trí, sản xuất, an ninh. Trong đó đáng nói đến là ứng dụng trí tuệ nhân tạo để xử lý hình ảnh từ video hoặc máy ảnh, bởi vì chúng mang lại những lợi thế nổi trội về mặt thực tiễn, chúng có khả năng phân tích hình ảnh để nhận dạng và đưa ra thông tin về đối tượng trong ảnh hoặc có thể trực tiếp chỉnh sửa hình ảnh mà không cần sự can thiệp của con người, nhờ đó mà khả năng ứng dụng của chúng vô cùng mạnh mẽ và được biết đến với tên gọi “Thị Giác Máy Tính”. Trong đề tài này, nhóm muốn nghiên cứu và sử dụng một khối IP kiến trúc phần cứng khá nổi trội của Xilinx dành cho các hệ thống SoC hiện nay đó là Deep Learning Processor Unit (DPU) để nhận dạng biển số xe, ứng dụng trong quản lý xe cộ và bãi giữ xe. Hệ thống của em sẽ tích hợp khối IP này, sau đó nạp model AI phù hợp với mục đích của mình và sử dụng khối IP để xử lý ảnh thay cho CPU. | DPU, SoC, Smart Camera, FPGA, System, Plate Recognition, Plate Detection, Yolov4, Yolov3-tiny |
| FCE-2024-016 | 2024 | Phát triển bộ tăng tốc mật mã thế hệ tiếp theo linh hoạt và nhanh chóng dựa trên mảng có thể cấu hình lại chi tiết thô | TS. Phạm Hoài Luân, TS. Lâm Đức Khải | Khóa luận này nhằm vào việc phát triển một kiến trúc phần cứng trên hệ thống SoC có khả năng tính toán nhanh và linh hoạt mang tên Crypto CGRA. Ban đầu CGRA chỉ có thể xử lý các thuật toán 32-bit và chưa hỗ trợ được nhiều thuật toán, khóa luận sẽ phát triển kiến trúc có thể thực hiện cả các thuật toán 64-bit và 32-bit mà vẫn giữ được độ ổn định ban đầu của các thuật toán cũ đã tích hợp trên kiến trúc. Hơn nữa, Crypto CGRA sẽ được tích hợp thêm 5 thuật toán mới, trong đó có 3 thuật toán có độ phức tạp cao là SHA-3, Esch, Romulus và 2 thuật toán có độ phức tạp thấp bù lại xử lý nhanh và dễ ứng dụng vào nhiều nền tảng yêu cầu dữ liệu có độ phức tạp thấp là SPECK và SIPHASH. Việc hiện thực những điều vừa kể trên trải qua nhiều công đoạn và khó khăn bao gồm tìm hiểu lại kiến trúc của nghiên cứu trước và xây dựng lại nền tảng của kiến trúc, việc tìm hiểu cách hoạt động và đánh giá khả năng hoạt động của các thuật toán sau đó dùng môi trường của Crypto CGRA để mô phỏng lại thuật toán. Đánh giá khả năng chạy thực tế của kiến trúc trong hệ thống SoC trên board TySOM-3A-ZU19EG Embedded FPGA. Qua kết quả đánh giá, cho thấy Crypto CGRA có thể chạy tốt trong thực tế với những thuật toán đã được tích hợp. | Crypto, CGRA, Verilog, SHA3, SPARKLE, ROMULUS, Siphash, Speck |
| FCE-2024-017 | 2024 | Thiết kế hệ thống tưới cây sử dụng cho vườn thông minh | TS. PHẠM QUỐC HÙNG, ThS. PHAN ĐÌNH DUY | Nhóm dự định phát triển một hệ thống tưới cây thông minh nhằm giải quyết các vấn đề của phương pháp tưới truyền thống, cùng với đó là nâng cao hiệu quả quản lý cây trồng. Hệ thống sẽ tự động hóa quá trình tưới tiêu, giúp giảm bớt công sức của người dùng và tối ưu hóa hiệu suất và hệ thống được xây dựng dựa trên kiến trúc IOT. Sau thời gian tìm hiểu và thực hiện thì nhóm đã cơ bản hoàn thành được hệ thống phù hợp cho một khóa luận tốt nghiệp. Với các chức năng như là thu thập dữ liệu từ cảm biến, gửi và truyền nhận dữ liệu thông qua giao thức truyền thông không dây LoRa cùng với đó là tích hợp một trang Website hiển thị các giá trị thu thập được. Nhóm cũng đề xuất thêm một số phương pháp để cải tiến hệ thống. | IOT, tưới cây, vườn thông minh, cảm biến, LoRa, hệ thống nhúng, vi điều khiển |
| FCE-2024-018 | 2024 | Thiết kế hệ thống phát hiện các lỗi thiếu linh kiện trên board mạch sử dụng camera | TS. Trần Quang Nguyên | Hệ thống phát hiện lỗi thiếu linh kiện do nhóm nghiên cứu được phát triển dựa trên mô hình object detection (phát hiện đối tượng) YOLOv4-tiny [1] nhằm cải thiện về tốc độ xử lý lên đến 0.21 giây khi ứng dụng trên máy tính nhúng Jetson Nano. Thêm vào đó, độ chính xác mà mô hình đạt được lên đến 97.69% khi hoạt động trong môi trường có ánh sáng và góc quay phù hợp. Mặt khác, so với nhiều nghiên cứu, nhóm cũng phát triển thêm một cơ cấu gắp thả sử dụng stepper có nhiệm vụ phân loại các board mạch về đúng vị trí được chỉ định trong khoảng 5 giây. Ngoài ra, hệ thống còn được xây dựng thêm một giao diện giám sát để người dùng có thể trực tiếp theo dõi hệ thống hoạt động một cách hiệu quả nhất. | YOLOv4-tiny, Jetson Nano, cơ cấu gắp thả, giao diện giám sát. |
| FCE-2024-019 | 2024 | Thiết kế và chế tạo hệ thống gắp thả linh kiện trong quy trình làm mạch điện tử | TS. Trần Quang Nguyên | Nghiên cứu này khám phá sự phát triển và ứng dụng của máy tự động Pick and Place (PnP) cho linh kiện dán bề mặt (SMD), được sử dụng ngày càng nhiều trong ngành công nghiệp điện tử để gắn linh kiện lên bảng mạch in (PCB). Bối cảnh nghiên cứu nêu rõ những hạn chế của việc hàn linh kiện thủ công trước đây hoặc chi phí cao của các máy PnP thương mại. Mục tiêu của nghiên cứu là thiết kế một máy PnP hiệu quả về chi phí áp dụng trong môi trường nghiên cứu và giáo dục. Các phương pháp nghiên cứu bao gồm thiết kế và triển khai một máy sử dụng YOLOv7 và Raspberry Pi để nhận dạng linh kiện từ 2 camera và hệ thống điều khiển chuyển động dựa trên STM32 và khung máy 4 trục XYZC. Kết quả cho thấy hệ thống phát triển có thể nhận dạng và đặt linh kiện chính xác với độ chính xác trung bình là 98.2%, đạt năng suất gắp và đặt 165 linh kiện mỗi giờ. Kết luận cho thấy, mặc dù hệ thống đáp ứng các yêu cầu cơ bản cho sản xuất quy mô nhỏ và nghiên cứu, cần có thêm những cải tiến trong việc cung cấp linh kiện như tự sửa lỗi và hiệu chỉnh hệ thống. | Pick and Place, PnP, SMT |
| FCE-2024-020 | 2024 | Thiết kế và hiện thực bộ đồng xử lý RISC-V tốc độ cao hỗ trợ các thuật toán mật mã hóa | TS. Phạm Hoài Luân, TS. Lâm Đức Khải | Trong thời đại Internet of Things (IoT) bùng nổ, việc bảo mật phần cứng ngày càng trở nên quan trọng do sự kết nối phức tạp và tài nguyên giới hạn của các thiết bị. Những nguy cơ như truy cập trái phép, vi phạm dữ liệu và tấn công ác ý đòi hỏi các giải pháp bảo mật toàn diện. Kiến trúc RISC-V, với tính chất mở và khả năng tùy biến cao, mang lại nhiều cơ hội và thách thức trong bảo mật phần cứng. Khóa luận này tập trung vào thiết kế và hiện thực kiến trúc RISC-V 64-bit trên FPGA ZCU102 với tần số hoạt động 210MHz, đảm bảo xử lý nhanh và ổn định. Chúng em đã hiện thực thành công 8 thuật toán mã hóa gồm SHA2-256, SHA2-512, SM3, ChaCha20, BLAKE2S, Salsa20, SM4, và AES, tất cả đều hoạt động chính xác trên FPGA ZCU102. Thành công này không chỉ chứng minh khả năng của RISC-V trong hỗ trợ các thuật toán mã hóa phức tạp mà còn mở ra hướng phát triển hệ thống phần cứng bảo mật cao, đáp ứng nhu cầu bảo mật ngày càng tăng trong thế giới IoT. Nghiên cứu đã được chấp nhận tại Hội nghị “21st International SoC Conference (ISOCC2024)” với bài báo “High-Efficiency RISC-V-Based Cryptographic Coprocessor for Security Applications". | RISC-V, SoC, FPGA, Mã hóa |
| FCE-2024-021 | 2024 | Xây dựng hệ thống điểm danh ứng dụng trong phòng học thông minh | TS. Phạm Quốc Hùng, ThS. Phan Đình Duy | Đề tài khoá luận tốt nghiệp của nhóm nhằm xây dựng một hệ thống điểm danh tự động trong các phòng học thông minh, kết hợp công nghệ nhận diện khuôn mặt và thiết bị quẹt thẻ RFID. Mục tiêu chính là cung cấp một phương pháp điểm danh hiện đại và nhanh chóng cho cả giảng viên và sinh viên, giảm bớt việc sử dụng phương pháp truyền thống như đọc tên để điểm danh. Sử dụng thuật toán nhận diện gương mặt Histogram of Oriented Gradients, công nghệ quẹt thẻ Radio Frequency Identification, xây dựng website bằng Angular Framework và sensor hồng ngoại để nhận biết người dùng đến gần. Kết quả nhóm đã sử dụng HOG thành công nhận diện khuôn mặt, điểm danh thành công bằng thẻ từ thông qua đầu đọc thẻ RFID RC522, xây dựng phần mềm của Raspberry Pi 4 giúp việc quản lý và tương tác thuận tiện hơn, liên kết với cơ sở dữ liệu Firebase nâng cao tính bảo mật, tích hợp sensor hồng ngoại trong quá trình điểm danh nhằm tiết kiệm tài nguyên, xây dựng một giao diện website trực quan, tiện ích. | HOG, RFID, GUI, QR, |
| FCE-2024-022 | 2024 | Xây dựng thiết bị đọc đồng hồ nước cơ bằng điện tử | ThS. Nguyễn Duy Xuân Bách, ThS. Phạm Minh Quân | Đề tài xây dựng thiết bị đọc đồng hồ nước cơ, thu thập dữ liệu từ cảm biến quang học dùng để đọc vòng quay của kim đồng hồ từ đó chuyển hóa thành dữ liệu số. Thiết bị có thể giải quyết được các vấn đề thực tiễn ở Việt Nam về tính khả thi cho các hộ gia đình nói riêng và các công ty cấp nước nói chung khi được triển khai vào thực tê | Đồng hồ nước, LoRa, STM32, ESP32 |
| FCE-2024-023 | 2024 | Thiết kế và điều khiển thiết bị quản lý và bán hàng tự động | TS. Nguyễn Hoài Nhân | Khóa luận này nghiên cứu việc phát triển một máy bán hàng siêu thị mini tự động nhằm đáp ứng nhu cầu mua sắm ngày càng cao tại Việt Nam. Nghiên cứu tập trung vào việc chế tạo một hệ thống bán hàng tự động sử dụng công nghệ kỹ thuật để thay thế phương pháp bán hàng truyền thống, qua đó giúp tiết kiệm chi phí và nâng cao hiệu quả kinh doanh và thuận tiện hơn cho khách hàng. Phương pháp nghiên cứu bao gồm việc thiết kế phần cứng và phát triển phần mềm điều khiển, lựa chọn các thành phần phần cứng như ESP32, động cơ, driver, và các linh kiện cơ khí. Song song với đó là phát triển phần mềm với các công nghệ như ASP.NET Core cho back-end, Razor Page và Ajax cho front-end. Ngoài ra, phương pháp nghiên cứu còn bao gồm việc tích hợp các phương thức thanh toán dùng QR code của MoMo. Cùng việc sử dụng giao thức MQTT để tương tác giữa phần mềm và phần cứng, sử dụng các dịch vụ của Microsoft Azure để triễn khai(deploy) trang Web và lưu trữ Database. Kết quả nghiên cứu cho thấy máy bán hàng tự động này có thể vận hành ổn định, đáp ứng được các mục tiêu đề ra ban đầu. Kết luận của nghiên cứu khẳng định tiềm năng ứng dụng rộng rãi của hệ thống này trong các siêu thị mini và cửa hàng tiện lợi, góp phần thúc đẩy sự phát triển của ngành bán hàng tại Việt Nam. | Bán hàng tự động, Cửa hàng tự động, Kho hàng tự động, Máy bán hàng tự động, Vending Machine, Cashless Payment, MoMo, Web App |
| FCE-2024-024 | 2024 | Thiết kế IP cho bộ tính toán FFT sử dụng thuật toán Butterfly | TS. Trần Quang Nguyên | Trong đề tài này tập trung vào thiết kế IP cho bộ tính toán FFT (Fast Fourier Transform) sử dụng thuật toán butterfly. Nhóm đã xây dựng IP này trên bộ tính toán số floating point 32 – bit và các khối tính toán này đều được đặt pipeline để cải thiện tốc độ. Thuật toán sử dụng thuật toán Radix – 2 butterfly và giải thuật Radix 22 CFA. Các thiết kế được xây dựng trên phần mềm QuartusII 13.0sp1 (32 -bit) và được kiểm tra chức năng hoạt động của mạch sử dụng phần mềm ModelSim PE Student Edition 10.4a và Vivado 2023.2. Tần số hoạt động mong muốn đối với thiết kế của nhóm là trên 100 Mhz. | FFT, Radix-22, complex multiplier, Floating point 32 – bit, Floating Point Arithmetic, pipepline |
| FCE-2024-025 | 2024 | Hệ thống phân loại và phát hiện phương tiện giao thông di chuyển sai làn đường | TS Phạm Quốc Hùng, Ths Phan Đình Duy | Đề tài này tập trung vào xây dựng một hệ thống giám sát giao thông sử dụng camera để phân loại và phát hiện phương tiện tham gia giao thông di chuyển sai làn đường. Nhóm sử dụng phương pháp YOLOv8 để nhận diện và phát hiện phương tiện, kết hợp với thuật toán ByteTracking để truy vết và theo dõi phương tiện. SVM được sử dụng cho việc nhận dạng loại phương tiện. Điều này giúp giảm tải tài nguyên máy tính so với các phương pháp học sâu khác như MT-CNN, ANN, FaceNet, EfficientNet, DeepFace. YOLOv8 được chọn vì khả năng thực hiện phát hiện đối tượng ở nhiều tỷ lệ khác nhau, điều này quan trọng để phát hiện các phương tiện ở các kích thước và tỷ lệ khác nhau trên màn ảnh. Kết quả của hệ thống sẽ giúp cải thiện ý thức tham gia giao thông và hạn chế việc di chuyển sai làn đường. Ngoài ra hệ thống kết hợp thêm EASYOCR để nhận diện và phát hiện lưu trữ biển số với xe di chuyển sai làn. | YOLOv8, MT-CNN, ANN, FaceNet, EfficientNet, DeepFace, SVM, OCR |
| FCE-2024-026 | 2024 | Thiết kế và điều khiển thiết bị quản lý và bán hàng tự động | TS. Nguyễn Hoài Nhân | Khóa luận này nghiên cứu việc phát triển một máy bán hàng siêu thị mini tự động nhằm đáp ứng nhu cầu mua sắm ngày càng cao tại Việt Nam. Nghiên cứu tập trung vào việc chế tạo một hệ thống bán hàng tự động sử dụng công nghệ kỹ thuật để thay thế phương pháp bán hàng truyền thống, qua đó giúp tiết kiệm chi phí và nâng cao hiệu quả kinh doanh và thuận tiện hơn cho khách hàng. Phương pháp nghiên cứu bao gồm việc thiết kế phần cứng và phát triển phần mềm điều khiển, lựa chọn các thành phần phần cứng như ESP32, động cơ, driver, và các linh kiện cơ khí. Song song với đó là phát triển phần mềm với các công nghệ như ASP.NET Core cho back-end, Razor Page và Ajax cho front-end. Ngoài ra, phương pháp nghiên cứu còn bao gồm việc tích hợp các phương thức thanh toán dùng QR code của MoMo. Cùng việc sử dụng giao thức MQTT để tương tác giữa phần mềm và phần cứng, sử dụng các dịch vụ của Microsoft Azure để triển khai(deploy) trang Web và lưu trữ Database. Kết quả nghiên cứu cho thấy máy bán hàng tự động này có thể vận hành ổn định, đáp ứng được các mục tiêu đề ra ban đầu. Kết luận của nghiên cứu khẳng định tiềm năng ứng dụng rộng rãi của hệ thống này trong các siêu thị mini và cửa hàng tiện lợi, góp phần thúc đẩy sự phát triển của ngành bán hàng tại Việt Nam. | Bán hàng tự động, Cửa hàng tự động, Kho hàng tự động, Máy bán hàng tự động, Vending Machine, Cashless Payment, MoMo, Web App |
| FCE-2024-027 | 2024 | Hệ thống điểm danh kết hợp thẻ RFID và nhận diện khuôn mặt sử dụng CNN, Facenet, SVM | Phan Đình Duy | Nghiên cứu tập trung phát triển một hệ thống điểm danh kết hợp RFID và nhận diện khuôn mặt dựa vào các kỹ thuật CNN, FaceNet và SVM. Mục đích của nghiên cứu là nâng cao độ chính xác và xác thực danh tính thông qua 2 bước, giúp giảng viên giảm thời gian điểm danh thủ công, có giao diện đơn giản giúp giảng viên quản lý lớp tốt hơn, có kết hợp gửi mail tự động về cho cha, mẹ hoặc người quản túc. Sử dụng RFID để xác định danh tính ban đầu của sinh viên sau đó xác thực khuôn mặt và đưa ra quyết định cuối cùng. Kết quả nghiên cứu cho thấy hệ thống có độ chính xác tương đối cao, tốc độ khung hình khoảng 8 FPS. Hệ thống này cần thêm nhiều cải tiến về mặt dữ liệu sinh viên tăng số lượng sinh viên nghiên cứu lên hàng trăm để đánh giá hệ thống một cách thực tế hơn, thêm một số cơ chế chống giả mạo,... | RFID, nhận diện khuôn mặt, CNN, FaceNet, SVM, hệ thống điểm danh, độ chính xác |
| FCE-2024-028 | 2024 | Hiện thực khối floating point tích hợp vào bộ xử lý RISC-V 32-bit | ThS. Hồ Ngọc Diễm | Trong xã hội hiện đại ngày nay, kỹ thuật công nghệ ngày càng phát triển để phát triển các thiết bệ công nghệ đáp ứng nhu cầu ngày càng cao của con người, nhiều bộ xử lý được phát triển và ra đời một trong số chúng là RISC-V là bộ xử lý mã nguồn mở đang được ứng dụng rộng rãi mang tiềm năng phát triển vô cùng đa dạng. Bên cạnh đó, số dấu chấm động đang được khai thác là sử dụng tính toán trong các bài toán thực tế như xử lý ảnh, máy học, học sâu, ... cho nên việc thiết bộ tính toán số chấm động riêng cho bộ xử lý RISC-V là để tăng tốc độ tính toán cũng độ chính xác của kết quả thu được. Để đạt được kết quả trên, thì ta đi vào nghiên cứu và phát triển các thuật toán tính toán trên số dấu chấm động, khi ta chỉ sử dụng các cách thức tính toán trên số nguyên khi ứng dụng sáng dấu chấm động chỉ thay thế bằng bằng từ số nguyên sang định dạng single precision của IEEE 754, điều này dẫn đến tốc độ tính toán sẽ không được cải thiện cho nên để cải thiện được tốc độ tính toán thì ta sẽ ứng dụng thuật toán để tăng tốc tốc độ tính toán. Trong khối tính toán số chấm động thì bộ nhân, sẽ là khối ảnh hướng tần số hoạt động của bộ xử lý nhất cho nên trong luận văn đã đề xuất ứng dụng thuật toán Vedic vào bộ nhân điều năng dẫn đến tốc độ tính toán được gia tăng cũng giảm lượng tài nguyên cần tiêu tốn của FPGA Virtex 7. Kết quả thu em đã hoàn thành được bộ xử lý có tích hợp khối tính toán số dấu chấm động, hoạt động ổn định ở mức 100MHz, bộ nhân ứng dụng thuật toán Vedic và mạch cộng KSA đạt được tần số 300MHz. | RISC-V, Floating-point, FPU, Processor, Số dấu chấm động, bộ xử lý |
| FCE-2024-029 | 2024 | Nghiên cứu, thiết kế và hiện thực IP phần cứng phát hiện làn đường | TS. Lâm Đức Khải | Nhận diện làn đường đóng vai trò quan trọng trong nhiều ứng dụng như điều hướng tự động và hệ thống hỗ trợ lái xe. Vấn đề đề thách thức nhất hiện nay là nhận diện làn dường trong điều kiện làn đường mờ, trong điều kiện trời tối và trong điều kiện khó nhìn thấy bằng mắt thường. Một vấn đề câp thiết nứa đó là thiết kế hệ thống xử lý tốc độ cao đáp ứng yêu cầu real-time khi xe di chuyển trên cao tốc. Trong khóa luận này nhóm đề xuất một thuật toán hoàn hảo để nhận diện làn đường trong điều kiện thách thức và thiết kế phần cứng đạt được tốc độ xử lý nhanh nhất hiện nay. Giải thuật đầu tiên là kết hợp kỹ thuật lọc Gaussian với toán tử Sobel để xác định các tọa độ cạnh của làn đường trong điều kiện ánh sáng khó khăn. Sau khi chọn tọa độ cạnh ứng viên dựa trên ngưỡng Gradient và thực hiện chọn một tọa độ cực trị(NMSS), tiếp théo giải thuật nhận dạn đặc trưng của làn đường như độ rộng, độ nghiêng và sự song song giữa các cạnh, phân biệt được làn đường so với các nhiễu có đặc trưng cũng giống làn đường như mũi tên chỉ đường. Đặc biệt nhất trong pha xác định đăc trưng, giải thuật xác định các ranh giới của làn đường bằng cách phát hiện sự thay đổi độ sáng xám dọc theo các cạnh liên tiếp(Rissing-Falling). Cuối cùng, nhóm đề xuất sử dụng biến đổi Hough (HT) để chọn ra làn đường đúng nhất từ tất cả các cạnh có đặc trưng giống làn đường. Độ hiệu quả của phương pháp được đề xuất được thể hiện trên tập dữ liệu thách thức CuLane, thể hiện độ chính xác cao trong điều kiện ánh sáng khắc nghiệc như trời tối hay chói và cạnh mờ khó nhìn thấy bằng mắt thường. Hơn nữa, nhóm thành công trong việc thiết kế kiến trúc phần cứng hiện thực giải thuật trên, việc triển khai trên FPGA Virtex-7 đạt được hiệu suất xử lý tốc độ cao với tốc độ 3,4 ns/pixel, phù hợp cho các ứng dụng thời gian thực. | nhận diện làn đường, FPGA, sobel, gaussian, nms, hough transform, đặc trưng làn đường. |
| FCE-2024-030 | 2024 | Điều khiển thiết bị robot tự động gắp và lắp ráp linh kiện điện tử | Ts. Nguyễn Hoài Nhân | Khóa luận tập trung tính toán, lắp láp và điều khiển chuyển động tay máy robot lắp ráp linh kiện điện tử trong khâu sản xuất lắp ráp mạch. Tay máy được lập trình theo phương pháp dạy và học, tay máy sẽ lấy linh kiện từ khay linh kiện để đưa linh kiện vào đúng vị trí (tọa độ) tương ứng của các linh kiện trên board mạch. Hoạt động của robot và hệ thống được điều khiển bằng hệ thống mạch điện, vi điều khiển và chương trình điều khiển. Đề tài thực hiện robot có vùng hoạt động nhỏ, sử dụng động cơ bước và mạch điện tử đơn giản (dưới 30 linh kiện/mạch; linh kiện điện tử cắm). Độ chính xác lặp lại của tay máy robot: +/- 0.5 mm. Phương pháp lập trình: lập trình vi điều khiển để điều khiển chuyển động của robot. Robot ứng dụng trong công việc lắp ráp linh kiện cho mạch 01 lớp. Công đoạn hàn linh kiện do máy hàn khác hoặc robot khác thực hiện. Tay máy được chế tạo với chi phí thấp mà vẫn đảm bảo độ chính xác và khả năng vận hành trong hệ thống lắp ráp, từ đó tăng được khả năng áp dụng rộng rãi trong các dây chuyền tự động và làm chủ công nghệ tại Vệt Nam. | Thiết kế; robot; gắp; lắp ráp; tự động |
| FCE-2024-031 | 2024 | Điều khiển thiết bị robot tự động gắp và lắp ráp linh kiện điện tử | Ts. Nguyễn Hoài Nhân | Khóa luận tập trung tính toán, thiết kế và điều khiển chuyển động tay máy robot lắp ráp linh kiện điện tử trong khâu sản xuất lắp ráp mạch. Tay máy sẽ lấy linh kiện từ khay linh kiện để đưa linh kiện vào đúng vị trí (tọa độ) tương ứng của các linh kiện trên board mạch. Hoạt động của robot và hệ thống được điều khiển bằng hệ thống mạch điện, vi điều khiển và chương trình điều khiển. Đề tài thực hiện robot có vùng hoạt động nhỏ, sử dụng động cơ bước và mạch điện tử đơn giản (dưới 15 linh kiện/mạch; linh kiện điện tử cắm). Độ chính xác lặp lại của tay máy robot: +/- 0.5 mm. Phương pháp lập trình: lập trình vi điều khiển để điều khiển chuyển động của robot. Robot ứng dụng trong công việc lắp ráp linh kiện cho mạch 01 lớp. Công đoạn hàn linh kiện do máy hàn khác hoặc robot khác thực hiện. Tay máy được chế tạo với chi phí thấp mà vẫn đảm bảo độ chính xác và khả năng vận hành trong hệ thống lắp ráp, từ đó tăng được khả năng áp dụng rộng rãi trong các dây chuyền tự động và làm chủ công nghệ tại Vệt Nam. | Điều khiển, thiết kế, robot, lắp ráp, linh kiện điện tử, tự động |
| FCE-2024-032 | 2024 | Ứng dụng kỹ thuật máy học để trích xuất thông tin toa thuốc từ ảnh chụp | TS. Đoàn Duy | Đề tài "ỨNG DỤNG KỸ THUẬT MÁY HỌC ĐỂ TRÍCH XUẤT THÔNG TIN TOA THUỐC TỪ ẢNH CHỤP" tập trung vào việc trích xuất tên thuốc từ ảnh chụp của đơn thuốc bằng các công nghệ và kỹ thuật tiên tiến. Thông qua việc trích xuất tên thuốc từ ảnh chụp, người dùng có thể dễ dàng quản lý và tìm hiểu về các loại thuốc được chỉ định. Các công nghệ và giải pháp nổi bật trong đề tài này bao gồm Yolov8, MongoDB và FastAPI. Ảnh chụp từ người dùng sẽ được gửi qua API đến server FastAPI, từ đó server sẽ sử dụng mô hình Yolov8 đã được huấn luyện từ một tập khoảng hơn 1400 bức ảnh cho tác vụ phát hiện vùng đơn thuốc và hơn 8000 bức ảnh cho tác vụ nhận diện và trích xuất thông tin để trích xuất được thông tin từ đơn thuốc. Thông tin sau khi trích xuất sẽ được so sánh với cơ sở dữ liệu chứa hơn 28000 tên thuốc khác nhau để phân biệt chính xác giữa tên thuốc và các từ thông thường. Cuối cùng, các tên thuốc sau khi đã được trích xuất sẽ được trả về cho người dùng thông qua API và tự động lưu trữ xuống MongoDB để phục vụ việc quản lý và truy vấn dữ liệu. Ngoài ra, server sử dụng FastAPI cũng cung cấp các API cho phép người dùng thêm mới đơn thuốc, truy xuất dữ liệu, xóa, sửa các đơn thuốc cũ, điều này giúp cho tăng tính ứng dụng của đề tài này vào các ứng dụng di động. | Toa thuốc, trích xuất, nhận dạng, Artificial Intelligence, Application Programming Interface, Convolutional Neural Network, You Only Look Once, Database Management System, Optical Character Recognition |
| FCE-2024-033 | 2024 | Thiết kế thiết bị nhận dạng bàn tay hỗ trợ phát triển các giải pháp điều khiển tự động | TS. Đoàn Duy | Hiện nay, với sự phát triển của công nghệ nhằm đáp ứng nhu cầu trong cuộc sống hằng ngày của con người với vô vàn các thiết bị điện tử thông minh được ra đời với nhiều phương thức điều khiển thiết bị khác nhau hỗ trợ con người trong việc giao tiếp với hệ thống máy tính. Tuy nhiên, việc giao tiếp của con người với hệ thống máy tính đơn thuần lại hạn chế khai thác tiềm năng, không mang nhiều thông tin ý nghĩa trong việc giao tiếp có thể kể đến như nút bấm chỉ có 2 trạng thái bật và tắt. Trong khi đó, với công nghệ hiện đại hơn có thể kể đến như việc điều khiển bằng giọng nói nhưng phương pháp này lại hạn chế về ngôn ngữ, đa dạng đặc trưng giọng nói của con người nhưng nổi bật hơn cả là phương pháp điều khiển nhận diện cử chỉ bàn tay thuận theo giao tiếp tự nhiên giữa con người với nhau tương đồng với việc giao tiếp điều khiển thiết bị nhưng không chỉ điều khiển một thiết bị mà nhiều thiết bị với việc sử dụng công nghệ Framework Mediapipe đến từ Google và đạt được kết quả điều khiển khá cao với độ chính xác trung bình cho các thiết bị trên 90% và khả năng khai thác tiềm năng ý nghĩa cử chỉ trong việc phát triển hệ thống tích hợp lớn. | Nhận diện cử chỉ bàn tay, hỗ trợ điều khiển đa thiết bị, Mediapipe |
| FCE-2024-034 | 2024 | Nghiên cứu hành vi học sinh và tích hợp trong bộ điều khiển của bàn học thông minh | TS. Nguyễn Minh Sơn | Trong thời đại công nghệ số, việc ứng dụng trí tuệ nhân tạo vào giáo dục đã trở thành xu hướng nổi bật. Bàn học thông minh, tích hợp các cảm biến và thuật toán xử lý hình ảnh, là một trong những công cụ hứa hẹn mang đến những trải nghiệm học tập hiệu quả hơn. Tuy nhiên, để khai thác tối đa tiềm năng của công nghệ này, việc nghiên cứu về hành vi của học sinh trong quá trình học tập là điều cần thiết. Nghiên cứu này phát triển một hệ thống nhận diện và phân tích các biểu hiện trên khuôn mặt của học sinh, bao gồm nháy mắt, nhắm mắt, nói chuyện, ngáp và xoay đầu, để đánh giá mức độ tập trung của họ. Phương pháp nguyên cứu bao gồm: Thu thập và tổng hợp thông tin từ các nghiên cứu, quan sát trực tiếp trong quá trình học tập, phỏng vấn học sinh, giảng viên, tiến hành thí nghiệm, phân tích dữ liệu để tìm các tiêu chí thích hợp, cuối cùng là phát triển ứng dụng. Kết quả đạt được là ứng dụng có khả năng đưa ra đánh giá về độ tập trung của học sinh với bài giảng và thông báo các dữ liệu đó về cho giáo viên, giúp đỡ giáo viên theo dõi và đánh giá quá trình học tập của học sinh một cách khách quan, đồng thời giúp học sinh tự điều chỉnh hành vi để đạt hiệu quả học tập cao nhất. | lớp học thông minh, nhận diện hành vi, bàn học thông minh, đánh giá tập trung |
| FCE-2024-035 | 2024 | Hệ thống phát hiện theo dõi người trên SoC-FPGA | ThS. Ngô Hiếu Trường | Trong bối cảnh tiến bộ nhanh chóng của trí tuệ nhân tạo, mạng nơ-ron tích chập (Convolutional Neural Networks - CNNs) đã trở thành công cụ cốt lõi cho nhiều ứng dụng nhận diện đối tượng, đặc biệt trong các hệ thống xử lý hình ảnh và video. Đề tài khóa luận này tập trung vào hiện thực hóa mạng nơ-ron tích chập trên nền tảng phần cứng KV260, nhằm phát triển một hệ thống nhận diện và theo dõi người theo một hướng tiếp cận mới. Tính đến thời điểm hiện tại, có nhiều thuật toán được sử dụng để theo dõi con người bằng cách gắn ID trực tiếp vào khung hình của từng đối tượng khi hiển thị trên màn hình. Tuy nhiên, khi phải quản lý một hệ thống lớn với nhiều camera đặt tại các vị trí khác nhau, việc kiểm soát tất cả các đối tượng bằng mắt thường trở nên không khả thi cho quản trị viên. Vì vậy, nhóm đã phát triển một hệ thống có khả năng theo dõi và kiểm tra trạng thái thông qua việc so sánh tính tương đồng của các đối tượng qua từng khung hình khác nhau và hiển thị kết quả kiểm tra qua ứng dụng. | Hệ thống theo dõi người, Human tracking, YOLO (You only look once), Kria KV260, Kria KV260 Vision AI Starter Kit, PASCAL VOC, Siamese Network |
| FCE-2024-036 | 2024 | Tùy chỉnh và phát triển bộ tăng tốc dựa trên CGRA linh hoạt và nhanh chóng cho mạng thần kinh tích chập. | TS. Phạm Hoài Luân, TS. Lâm Đức Khải | Hiện nay máy gia tốc được ứng dụng rất nhiều trong việc tăng tốc và cải thiện hiệu suất tính toán.Và máy gia tốc CGRA tăng tốc cho các thuật toán mật mã học là một kiến trúc phần cứng thú vị nhờ vào tính linh hoạt và khả năng tính toán song song. Do đó, việc tìm hiểu và cấu hình lại CGRA để tăng tốc phép nhân tích chập từ đó cải thiện tốc độ xử lý của mô hình nhận diện ảnh CNN là một việc khả thi. Trong khoá luận này, em đề xuất sử dụng kiến trúc CGRA để tăng tốc phép nhân tích chập trong mạng CNN. Trong các kiến trúc CGRA, em nhận thấy có kiến trúc CGRA tăng tốc các thuật toán mật mã học là một kiến trúc có thể tuỳ chỉnh để có thể hỗ trợ tính toán cho phép nhân tích chập. Em sẽ tiến hành tìm hiểu, phân tích và đánh giá về kiến trúc CGRA tăng tốc cho hai thuật toán mật mã khối đối xứng là AES-128 và SM4. Từ đó tìm ra phương pháp phù hợp để có thể thực hiện tính toán nhân tích chập trên CGRA, và cấu hình lại CGRA để thực hiện nhân tích chập từ đó nâng cao được tốc độ và hiệu suất của mạng thần kinh tích chập CNN. Phần cứng mô tả sẽ được thiết kế bởi ngôn ngữ miêu tả phần cứng Verilog và sau đó sử dụng Vivado để mô phỏng và phân tích tài nguyên và tốc độ xử lý. Cuối cùng thiết kế sẽ được hiện thực trên board Xilinx ZCU102 FPGA. | CGRA, CNN, FPGA, Crypto, AES-128, SM4, Lenet-5, Accelector |
| FCE-2024-037 | 2024 | Hệ thống thu thập tín hiệu sóng não với module Nano 33 BLE | Nguyễn Duy Xuân Bách | Ngày nay, công nghệ IoT đã phát triển, giúp con người thu thập dữ liệu sóng não, là tiền đề để giải mã, khám phá nhiều thông tin có ý nghĩa từ đó. Tuy nhiên, các hệ thống EEG chất lượng cao thường có chi phí đắt đỏ. Để giảm chi phí, đề tài nghiên cứu đề xuất phát triển hệ thống sóng não dựa trên mã nguồn mở. Lĩnh vực nghiên cứu về hệ thống thu thập sóng não còn khá mới mẻ, hiện chỉ có số lượng nhóm nghiên cứu hạn chế tại Việt Nam. Thông qua đề tài này, chúng ta có cơ hội mở rộng kiến thức và kỹ năng, đồng thời tạo nền tảng, đóng góp vào sự phát triển của nghiên cứu khoa học trong nước. Sóng não được đo bằng các hoạt động điện giữa các tế bào thần kinh ở vỏ não bằng các điện cực da đầu. Kết quả là các hình thức thu thập sóng não và phân tích đã được phát triển. Giao diện sử dụng sóng não sẽ không thông qua ngôn ngữ hay hành vi cơ thể mà sẽ truyền trực tiếp đến hệ thống cung cấp giao diện não – máy tính (BCI). Điều này có thể thực hiện được vì nhiều loại sóng não xuất hiện tùy thuộc vào trạng thái thể chất và tinh thần của người sử dụng. | Thu thập sóng não, Điện não đồ, Sóng não, Điện cực, Electroencephalograph, EEG, Brainwave, ADS1299, Arduino NANO 33 BLE, Electrode |
| FCE-2024-038 | 2024 | Điều khiển thiết bị robot tự động gắp và lắp ráp linh kiện điện tử | Ts. Nguyễn Hoài Nhân | Khóa luận tập trung tính toán, thiết kế và điều khiển chuyển động tay máy robot lắp ráp linh kiện điện tử trong khâu sản xuất lắp ráp mạch. Tay máy sẽ lấy linh kiện từ khay linh kiện để đưa linh kiện vào đúng vị trí (tọa độ) tương ứng của các linh kiện trên board mạch. Hoạt động của robot và hệ thống được điều khiển bằng hệ thống mạch điện, vi điều khiển và chương trình điều khiển. Đề tài thực hiện robot có vùng hoạt động nhỏ, sử dụng động cơ bước và mạch điện tử đơn giản (dưới 15 linh kiện/mạch; linh kiện điện tử cắm). Độ chính xác lặp lại của tay máy robot: +/- 0.5 mm. Phương pháp lập trình: lập trình vi điều khiển để điều khiển chuyển động của robot. Robot ứng dụng trong công việc lắp ráp linh kiện cho mạch 01 lớp. Công đoạn hàn linh kiện do máy hàn khác hoặc robot khác thực hiện. Tay máy được chế tạo với chi phí thấp mà vẫn đảm bảo độ chính xác và khả năng vận hành trong hệ thống lắp ráp, từ đó tăng được khả năng áp dụng rộng rãi trong các dây chuyền tự động và làm chủ công nghệ tại Vệt Nam. | Điều khiển, thiết kế, lắp ráp, linh kiện điện tử, tự động |
| FCE-2024-039 | 2024 | Thiết kế thiết bị nhận dạng bàn tay hỗ trợ phát triển các giải pháp điều khiển tự động | TS. Đoàn Duy | Hiện nay, với sự phát triển của công nghệ nhằm đáp ứng nhu cầu trong cuộc sống hằng ngày của con người với vô vàn các thiết bị điện tử thông minh được ra đời với nhiều phương thức điều khiển thiết bị khác nhau hỗ trợ con người trong việc giao tiếp với hệ thống máy tính. Tuy nhiên, việc giao tiếp của con người với hệ thống máy tính đơn thuần lại hạn chế khai thác tiềm năng, không mang nhiều thông tin ý nghĩa trong việc giao tiếp có thể kể đến như nút bấm chỉ có 2 trạng thái bật và tắt. Trong khi đó, với công nghệ hiện đại hơn có thể kể đến như việc điều khiển bằng giọng nói nhưng phương pháp này lại hạn chế về ngôn ngữ, đa dạng đặc trưng giọng nói của con người nhưng nổi bật hơn cả là phương pháp điều khiển nhận diện cử chỉ bàn tay thuận theo giao tiếp tự nhiên giữa con người với nhau tương đồng với việc giao tiếp điều khiển thiết bị nhưng không chỉ điều khiển một thiết bị mà nhiều thiết bị với việc sử dụng công nghệ Framework Mediapipe đến từ Google và đạt được kết quả điều khiển khá cao với độ chính xác trung bình cho các thiết bị trên 90% và khả năng khai thác tiềm năng ý nghĩa cử chỉ trong việc phát triển hệ thống tích hợp lớn. | Nhận diện cử chỉ bàn tay, hỗ trợ điều khiển đa thiết bị, Mediapipe |
| FCE-2024-040 | 2024 | Ứng dụng bộ lọc Kalman mở rộng và xây dựng các tầng cao hơn của CAN cho hệ thống điều khiển xe tự hành dựa trên định vị GPS | ThS. Phạm Minh Quân, ThS. Tạ Trí Đức | Đề tài nghiên cứu này nhằm phát triển một hệ thống định vị trên xe với chi phí thấp, qua việc phân chia các chức năng chính trong hệ thống điều khiển thành nhiều node độc lập. Các node này được kết nối với nhau thông qua mạng truyền thông Controller Area Network (CAN), một tiêu chuẩn giao tiếp trong ngành công nghiệp ô tô, để tạo điều kiện giao tiếp hiệu quả giữa chúng. Bên cạnh việc tích hợp dữ liệu từ cảm biến vị trí toàn cầu (GPS) và cảm biến đo lường quán tính (IMU), hệ thống còn áp dụng thuật toán của bộ lọc Kalman mở rộng. Thuật toán này có vai trò cải thiện độ chính xác trong ước lượng vị trí của xe, qua việc kết hợp và phân tích hiệu quả dữ liệu từ cảm biến. Để đảm bảo tính hiệu quả, an toàn và độ tin cậy trong xử lý dữ liệu trên xe, hệ thống mạng CAN được xây dựng dựa trên mô hình tham chiếu kết nối các hệ thống mở (OSI Model). Cụ thể, hệ thống mạng này bao gồm bốn tầng chính: tầng vật lý, tầng liên kết dữ liệu, tầng mạng và tầng ứng dụng. Mỗi tầng đóng một vai trò quan trọng trong việc đảm bảo truyền dẫn thông tin được thực hiện một cách chuẩn xác và an toàn. Việc áp dụng mô hình OSI giúp rõ ràng hóa quá trình truyền thông giữa các node, qua đó nâng cao tính hiệu quả của hệ thống định vị trên xe. | Mạng diều khiển khu vực, Bộ lọc Kalman mở rộng, Định vị, Xe tự hành |
| FCE-2024-041 | 2024 | Thiết kế thiết bị nhận dạng bàn tay hỗ trợ phát triển các giải pháp điều khiển tự động | TS. Đoàn Duy | Hiện nay, với sự phát triển của công nghệ nhằm đáp ứng nhu cầu trong cuộc sống hằng ngày của con người với vô vàn các thiết bị điện tử thông minh được ra đời với nhiều phương thức điều khiển thiết bị khác nhau hỗ trợ con người trong việc giao tiếp với hệ thống máy tính. Tuy nhiên, việc giao tiếp của con người với hệ thống máy tính đơn thuần lại hạn chế khai thác tiềm năng, không mang nhiều thông tin ý nghĩa trong việc giao tiếp có thể kể đến như nút bấm chỉ có 2 trạng thái bật và tắt. Trong khi đó, với công nghệ hiện đại hơn có thể kể đến như việc điều khiển bằng giọng nói nhưng phương pháp này lại hạn chế về ngôn ngữ, đa dạng đặc trưng giọng nói của con người nhưng nổi bật hơn cả là phương pháp điều khiển nhận diện cử chỉ bàn tay thuận theo giao tiếp tự nhiên giữa con người với nhau tương đồng với việc giao tiếp điều khiển thiết bị nhưng không chỉ điều khiển một thiết bị mà nhiều thiết bị với việc sử dụng công nghệ Framework Mediapipe đến từ Google và đạt được kết quả điều khiển khá cao với độ chính xác trung bình cho các thiết bị trên 90% và khả năng khai thác tiềm năng ý nghĩa cử chỉ trong việc phát triển hệ thống tích hợp lớn. | Nhận diện cử chỉ bàn tay, hỗ trợ điều khiển đa thiết bị, Mediapipe |
| FCE-2024-042 | 2024 | Hệ thống phát hiện và nhận diện biển báo giao thông đường bộ | Ngô Hiếu Trường | Sự phát triển của Hệ thống hỗ trợ người lái xe nâng cao – Advanced Driving Assistance System (ADAS) đã giúp cho người lái được hỗ trợ bởi những tiện ích giúp cho trải nghiệm khi lái xe tốt hơn và tăng cường độ an toàn giao thông. Trong số rất nhiều thử thách mà ADAS phải đối mặt, việc phát hiện và nhận diện biển báo giao thông là một trong những vấn đề rất quan trọng do nó cung cấp thông tin cần thiết mà nếu xảy ra sai sót có thể dẫn đến những sự cố không mong muốn. Trong khóa luận này, nhóm hướng đến việc sử dụng trí tuệ nhân tạo nhằm giải quyết bài toán phát hiện và nhận diện biển báo giao thông đường bộ để được độ chính xác cao, đồng thời tận dụng tài nguyên được tích hợp trên Kria KV260 Vision AI Starter Kit để có được một tốc độ xử lý cũng như độ chính xác tốt. Sau khi đã hoàn thành huấn luyện, nhóm sẽ đánh giá mô hình, sau đó nhóm tiếp tục tìm hiểu các phương pháp triển khai hệ thống trên SoC-FPGA. Nhóm sẽ tìm cách chuyển đổi mô hình thành các định dạng để board có thể đọc được, sau đó tìm hiểu các thông số của mô hình và cấu hình để hệ thống hoạt động tối ưu. Trong đó, tìm hiểu cách triển khai mô hình lên Xilinx Deep Learning Processor Unit (DPU) là một phần cứng khả lập trình được thiết kế riêng cho mạng nơ-ron tích chập. | YOLO-Tiny, DPU, Kria KV260, Object Detection, YOLO. |
| FCE-2024-043 | 2024 | Nghiên cứu tích hợp công nghệ tính toán biên cho thiết bị bục giảng trong lớp học Hybrid | TS. Nguyễn Minh Sơn | Thiết kế xây dựng server để các thiết bị IoT trong lớp học Hybrid có thể truyện nhận dữ liệu và giao tiếp theo thời gian thực, đồng thời phát triển 1 ứng dụng Qt cho thiết bị bục giảng, hỗ trợ việc giảng dạy cho giáo viên. | lớp học hybrid, thiết bị bục giảng, trao đổi dữ liệu, giao tiếp thời gian thực, stream video, tự động đăng nhập |
| FCE-2024-044 | 2024 | Nhận diện khuôn mặt real-time dùng HOG-SVM ứng dụng trong việc điều khiển cửa phòng | PGS. TS Vũ Đức Lung, ThS Phan Đình Duy | Ngày nay công nghệ nhận dạng khuôn mặt được quan tâm và được coi là một lĩnh vực quan trọng trong khoa học nhận dạng là do nhu cầu ứng dụng nhận dạng khuôn mặt trong nhiều lĩnh vực như: kinh tế, điều tra tội phạm, bảo mật,... Cách thức làm việc của công nghệ này là so sánh hình ảnh khuôn mặt với những hình ảnh sẵn có trong cơ sở dữ liệu để đưa ra kết quả. Nội dung chính của đề tài sẽ tập trung vào HOG để giải quyết vấn đề. Ngoài ra yếu tố Machine Learning và Deep Learning có thể áp dụng trên các dữ liệu từ hệ thống IoT để tạo ra một hệ thống phù hợp với các điều kiện xung quanh nơi ở, công ty, khách sạn,.... Kết quả chỉ ra rằng việc sử dụng HOG-SVM tích hợp hệ thống quét thẻ từ cải thiện độ chính xác của hệ thống, nhờ khả năng máy học và nhận diện đặc điểm khuôn mặt một cách tinh vi hơn. | Nhận diện, quét thẻ, HOG, SVM, RFID, Firebase |
| FCE-2024-045 | 2024 | Mô phỏng và hiện thực hệ thống SoC với RISC-V 32-bit CPU trên FPGA | Nguyễn Minh Sơn | Ở đề tài khóa luận này, nhóm sẽ thực hiện xây dựng một hệ thống SoC với RISC-V 32-bit CPU. Để có thể hiện thực được mục tiêu này, đầu tiên, nhóm cần mô phỏng thành công RISC-V CPU được thiết kế theo thuật toán Scoreboard. Thêm vào đó, nhóm cần đóng gói vi xử lý RISC-V theo chuẩn giao thức AXI4, để có thể giao tiếp với các IP khác trong hệ thống SoC nhóm sẽ xây dựng sau đó.Để xây dựng hệ thống SoC với vi xử lý RISC-V, nhóm sẽ thực hiện nghiên cứu chức năng của các khối thành phần của hệ thống như: Direct Memory Access (DMA), System Cache, Random Memory Access (RAM), AXI Interconnect, … Khi xây dựng thành công hệ thống, nhóm sẽ tiến hành mô phỏng để đánh giá chức năng của toàn bộ hệ thống, và cũng như là sẽ tiến hành hiện thực hệ thống trên FPGA. Thông qua khóa luận này, nhóm mong rằng nhóm sẽ có kinh nghiệm về thiết kế một vi xử lý hoàn chỉnh, cùng với đó là hiểu biết về việc xây dựng một SoC với nhiều IP khác nhau, và các giao thức bus. | RISC-V, SOC, CPU, DMA, Scoreboard, System Cache, AXI Bus, RAM, APB, CISC, SuperScalar, ISA. MIPS, ARM, processor, ALU, MUL, LSU, Transaction |
| FCE-2024-046 | 2024 | Xây dựng hệ thống điểm danh ứng dụng trong phòng học thông minh | TS. Phạm Quốc Hùng, ThS. Phan Đình Duy | Đề tài khoá luận tốt nghiệp của nhóm nhằm xây dựng một hệ thống điểm danh tự động trong các phòng học thông minh, kết hợp công nghệ nhận diện khuôn mặt và thiết bị quẹt thẻ RFID. Mục tiêu chính là cung cấp một phương pháp điểm danh hiện đại và nhanh chóng cho cả giảng viên và sinh viên, giảm bớt việc sử dụng phương pháp truyền thống như đọc tên để điểm danh. Sử dụng thuật toán nhận diện gương mặt Histogram of Oriented Gradients, công nghệ quẹt thẻ Radio Frequency Identification, xây dựng website bằng Angular Framework và sensor hồng ngoại để nhận biết người dùng đến gần. Kết quả nhóm đã sử dụng HOG thành công nhận diện khuôn mặt, điểm danh thành công bằng thẻ từ thông qua đầu đọc thẻ RFID RC522, xây dựng phần mềm của Raspberry Pi 4 giúp việc quản lý và tương tác thuận tiện hơn, liên kết với cơ sở dữ liệu Firebase nâng cao tính bảo mật, tích hợp sensor hồng ngoại trong quá trình điểm danh nhằm tiết kiệm tài nguyên, xây dựng một giao diện website trực quan, tiện ích. | HOG, RFID, GUI, QR |
| FCE-2024-047 | 2024 | Nghiên cứu hành vi học sinh và tích hợp trong bộ điều khiển của bàn học thông minh | TS. Nguyễn Minh Sơn | Trong thời đại công nghệ số, việc ứng dụng trí tuệ nhân tạo vào giáo dục đã trở thành xu hướng nổi bật. Bàn học thông minh, tích hợp các cảm biến và thuật toán xử lý hình ảnh, là một trong những công cụ hứa hẹn mang đến những trải nghiệm học tập hiệu quả hơn. Tuy nhiên, để khai thác tối đa tiềm năng của công nghệ này, việc nghiên cứu về hành vi của học sinh trong quá trình học tập là điều cần thiết. Nghiên cứu này phát triển một hệ thống nhận diện và phân tích các biểu hiện trên khuôn mặt của học sinh, bao gồm nháy mắt, nhắm mắt, nói chuyện, ngáp và xoay đầu, để đánh giá mức độ tập trung của họ. Phương pháp nguyên cứu bao gồm: Thu thập và tổng hợp thông tin từ các nghiên cứu, quan sát trực tiếp trong quá trình học tập, phỏng vấn học sinh, giảng viên, tiến hành thí nghiệm, phân tích dữ liệu để tìm các tiêu chí thích hợp, cuối cùng là phát triển ứng dụng. Kết quả đạt được là ứng dụng có khả năng đưa ra đánh giá về độ tập trung của học sinh với bài giảng và thông báo các dữ liệu đó về cho giáo viên, giúp đỡ giáo viên theo dõi và đánh giá quá trình học tập của học sinh một cách khách quan, đồng thời giúp học sinh tự điều chỉnh hành vi để đạt hiệu quả học tập cao nhất. | lớp học thông minh, nhận diện hành vi, bàn học thông minh, đánh giá tập trung |
| FCE-2024-048 | 2024 | Hiện thực khối floating point tích hợp vào bộ xử lý RISC-V 32-bit | ThS.Hồ Ngọc Diễm | Trong xã hội hiện đại ngày nay, kỹ thuật công nghệ ngày càng phát triển để phát triển các thiết bệ công nghệ đáp ứng nhu cầu ngày càng cao của con người, nhiều bộ xử lý được phát triển và ra đời một trong số chúng là RISC-V là bộ xử lý mã nguồn mở đang được ứng dụng rộng rãi mang tiềm năng phát triển vô cùng đa dạng. Bên cạnh đó, số dấu chấm động đang được khai thác là sử dụng tính toán trong các bài toán thực tế như xử lý ảnh, máy học, học sâu, ... cho nên việc thiết bộ tính toán số chấm động riêng cho bộ xử lý RISC-V là để tăng tốc độ tính toán cũng độ chính xác của kết quả thu được. Để đạt được kết quả trên, thì ta đi vào nghiên cứu và phát triển các thuật toán tính toán trên số dấu chấm động, khi ta chỉ sử dụng các cách thức tính toán trên số nguyên khi ứng dụng sáng dấu chấm động chỉ thay thế bằng bằng từ số nguyên sang định dạng single precision của IEEE 754, điều này dẫn đến tốc độ tính toán sẽ không được cải thiện cho nên để cải thiện được tốc độ tính toán thì ta sẽ ứng dụng thuật toán để tăng tốc tốc độ tính toán. Trong khối tính toán số chấm động thì bộ nhân, sẽ là khối ảnh hướng tần số hoạt động của bộ xử lý nhất cho nên trong luận văn đã đề xuất ứng dụng thuật toán Vedic vào bộ nhân điều năng dẫn đến tốc độ tính toán được gia tăng cũng giảm lượng tài nguyên cần tiêu tốn của FPGA Virtex 7. Kết quả thu em đã hoàn thành được bộ xử lý có tích hợp khối tính toán số dấu chấm động, hoạt động ổn định ở mức 100MHz, bộ nhân ứng dụng thuật toán Vedic và mạch cộng KSA đạt được tần số 300MHz. | RISC-V, Floating-point, FPU, Processor, Số dấu chấm động, bộ xử lý |
| FCE-2024-049 | 2024 | Thiết kế lõi vi xử ký RISC-V RV32I tích hợp khối điều khiển JTAG ứng dụng vào việc nạp lệnh chương trình trên FPGA | ThS. Phạm Thanh Hùng, TS. Trần Phước Xuân | Ngày nay, các thiết kế vi mạch có số lượng chân lớn ngày càng phổ biến và mật độ tích hợp các linh kiện trên một bo mạch ngày càng tăng cao. Đi kèm với đó là vấn đề kiểm tra, kiểm thử thiết kế trở nên phức tạp, cần được cải thiện với độ chính xác cao và tốn ít thời gian hơn. Do đó, các phương pháp kiểm tra thiết kế dần được hoàn thiện và tạo thành một hệ thống gỡ lỗi hoàn chỉnh. Hệ thống này cho phép người dùng kiểm tra, gỡ lỗi trực tiếp trên thiết kế. Hệ thống gỡ lỗi có thiết kế phức tạp và được chia làm hai hệ thống chính: phần mềm và phần cứng. Phần mềm được thiết kế nhằm tạo nên một môi trường cho phép người dùng dễ dàng kiểm tra gỡ lỗi. Đối với phần cứng thì được thiết kế như một hệ thống SoC bao gồm cả thiết kế cần kiểm tra. Hai hệ thống này được thiết kế tách biệt hoàn toàn với nhau, để hai hệ thống này có thể giao tiếp với nhau người ta thường sử dụng một chuẩn giao thức được gọi là JTAG. Nhiều hệ thống gỡ lỗi ngày nay chủ yếu sử dụng chuẩn giao thức JTAG này, nhờ có nó nên nhiều phương pháp kiểm tra hiện này có độ chính xác cao và giúp tiết kiệm thời gian và chi phí khi kiểm tra. Nhận thấy rõ vấn đề này, nhóm khóa luận Hồ Khả Trình và Nguyễn Nhựt Trường tiến hành thiết kế một lõi điều khiển JTAG riêng, hỗ trợ cho việc nạp lệnh chương trình cho các core xử lý, ở đề tài này nhóm tiến hành sử dụng core RISC-V RV32I để lấy ví dụ. Thiết kế sẽ phần nào giúp ích vào công việc kiểm tra thiết kế của những thiết kế vi mạch. Nhóm tiến hành thực hiện với các bước sau: Tìm hiểu về các nội dung liên quan (JTAG-TAP, RISC-V, tools,..); tiến hành thiết kế các thành phần chính (JTAG, RISC-V); xây dựng test-bench, test-case cho các thiết kế; hiện thực thiết kế trên KIT DE2 Cyclone II; kiểm tra hoạt động của thiết kế trên phần cứng; cuối cùng nhóm tiến hành tối ưu các kết quả như power, tần số. Sau khi hiện thực đề tài, cơ bản nhóm đã đạt được mục tiêu ban đầu đặt ra là tạo được một hệ thống điều khiển hỗ trợ việc nạp lệnh chương trình thông qua JTAG, ngoài ra nhóm cũng đạt được một số kết quả tốt về power, tài nguyên sử dụng cũng như tần số cho giải pháp đặt ra. Song cũng còn nhiều vấn đề thiếu sót, chưa được tối ưu trong quá trình hiện thực đề tài (việc sử dụng Arduino làm trình điều khiển cho quá trình kiểm tra hoạt động của thiết kế trên phần cứng). Qua quá trình thực hiện đề tài, nhóm đã tự trau dồi cho bản thân nhiều kiến thức liên quan về vi mạch nói riêng cũng như những kiến thức về ngành kỹ thuật máy tính nói chung. Nhóm hy vọng sản phẩm của nhóm sẽ có giá trị trong lĩnh vực thiết kế vi mạch. Mong đợi sẽ có những cải tiến vượt trội hơn, đạt nhiều kết quả tốt hơn được phát triển từ đề tài của nhóm. Xin chân thành cảm ơn thầy hướng dẫn ThS. Phạm Thanh Hùng đã luôn theo sát quá trình thực hiện đề tài của nhóm, cảm ơn khoa Kỹ thuật Máy tính nói riêng cũng như trường Đại học Công nghệ Thông tin nói chung đã tạo điều kiện tốt nhất giúp nhóm hoàn thành đề tài khóa luận này! | BR: Bypass Register, BSC: Boundary Scan Cell, BSDL: Boundary Scan Description Language, BSR: Boundary Scan Register, DIDR: Device ID Register, DFT: Design For Testability, DR: Data Register, FPGA: Field Programmable Gate Array, FSM: Finite State Machine, I/O: Input/Output, IR: Instruction Register, JTAG: Join Test Action Group, LSB: Least Significant Bit, MSB: Most Significant Bit, PDL: Program Description Language, SoC: System on Chip, TAP: Test Access Port, TCK: Test Clock, TDI: Test Data Input, TDO: Test Data Output, TMS: Test Mode Select, TRST: Test Reset. |
| FCE-2024-050 | 2024 | Tích hợp tính toán biên và máy chủ cho hệ thống nhận diện khuôn mặt đa xác thực | Điểm danh là hoạt động thiết yếu trong dạy và học. Trong khi các phương pháp truyền thống như gọi tên hoặc kí tên còn tồn tại, việc sử dụng các hệ thống điểm danh hiện đại đã giúp tiết kiệm thời gian và giảm thiểu sai sót thường gặp như lỗi đánh dấu nhầm, mất kết quả điểm danh hay gian lận. Nội dung của khóa luận là nghiên cứu và hiện thực một hệ thống bao gồm hai phần chính, thiết bị biên và máy chủ đám mây. Thiết bị biên thực hiện tác vụ điểm danh bằng hai lớp xác thực bao gồm thẻ từ và nhận diện khuôn mặt. Máy chủ đám mây có nhiệm vụ lưu trữ dữ liệu nhận dạng, là nền tảng cho trang web và ứng dụng điện thoại vận hành, cung cấp phương tiện theo dõi lớp học cho giảng viên; là nơi lưu trữ, phân phối toàn bộ dữ liệu. Trong bài toán nhận diện khuôn mặt, nhóm đề xuất một phép đo tương tự mới kết hợp khoảng cách giữa đo thông thường (Instance) và đo tập trung (Centroid) nhằm nâng cao độ chính xác của nhận dạng khuôn mặt. Đánh giá phép đo này trên bộ dữ liệu VN-celeb, mô hình Resnet101 đạt độ chính xác cao với 92.63% khi sử dụng thuật toán do nhóm đề xuất, trong khi đó, hai phương pháp instance và centroid chỉ đạt lần lượt là 91.67% và 91.97%. Áp dụng mô hình RetinaFace cho phát hiện khuôn mặt và MobileFaceNet cho nhận diện khuôn mặt đạt được thời gian suy diễn lần lượt là 42ms và 48ms. Thử nghiệm trên môi trường thực tế với quy mô gần 40 người, nhóm thu được độ chính xác nhận diện khuôn mặt với tỉ lệ xấp xỉ 91.69%. | Intelligent Attendance System, Face Recognition, RFID, Edge Computing, IoT System | |
| FCE-2024-051 | 2024 | Thiết kế bộ gia tốc trên FPGA cho mạng nơ-ron tích chập dựa trên tính toán ngẫu nhiên | TS. Trần Thị Điểm | Mạng nơ-ron tích chập (CNN) là một trong những mạng mô hình học sâu tiềm năng và đầy hứa hẹn. CNN đang trở thành một trong những mô hình hàng đầu được ứng dụng vào phân loại hoặc xác định vật thể. CNN có mật độ tính toán toán cao cho những đặc trưng đầu vào và sự liên kết giữa các nơ-ron. Bên cạnh đó, việc tích hợp CNN vào các thiết bị nhúng IOT gọn nhẹ và các thiết bị đeo tay đang trở nên phổ biến rộng rãi. Các thiết bị này yêu cầu năng lượng tiêu thụ thấp và diện tích nhỏ gon. Bên cạnh các ứng dụng về phân loại và xác định vật thể, CNN còn được ứng dụng vào các ứng dụng y sinh nhằm cải thiện độ hiệu quả trong chuẩn đoán bệnh sớm và từ đó có những trị liệu hiệu quả ở những giai đoạn đầu. Các bệnh về tim mạch đang được dần trở nên trẻ hóa do đó, việc có thể xác định các rối loạn về tim mạch từ sớm sẽ mang lại hiệu quả chữa trị cao. Các tín hiệu ECG đặc biệt là QRS đóng một vai trò quan trọng trong việc quan sát các hoạt động về tim. Phương pháp tính toán ngẫu nhiên được xem như một phương pháp hứa hẹn có thể thay thế được các tính toán nhị phân với chi phí và năng lượng thấp. Phương pháp tập trung vào đơn giản hóa phần cứng của phép tính số học. SC cho phép thực hiện các phần cứng số học vốn chiếm nhiều diện tích bằng việc sử dụng những phần cứng đơn giản hơn. Phương pháp đạt được những hiệu quả về diện tích và năng lượng với một sự giảm độ chính xác có thể chấp nhận được. Trong khóa luận này, đề tài hiện thực phương pháp tính toán ngẫu nhiên dựa trên kiến trúc mạng Lenet-5 và một mô hình CNN dùng trong việc phát hiện QRS. Trong đó, đề tài đã được các mục tiêu đề ra trong khóa luận với diện tích và năng lượng của kiến trúc Lenet-5 trên ASIC lần lượt là 1.56 mm2 và 0.56W. Còn đối với kiến trúc phần cứng của phát hiện QRS trên ASIC, diện tích phần cứng và năng lượng tiêu thụ lần lượt là 0.82 mm2 và 0.49W. Diện tích và năng lượng tiêu thụ đã đạt được các tiêu chí mà đề tài đã đề ra. Đối với FPGA, hệ thống SoC dành cho Lenet-5 sử dụng 73902 LUT và 73056 FF với năng lượng tiêu thụ chiếm 5.399W. Với hệ thống phát hiện QRS, thiết kế chiếm 26712 LUT và 57377 FFs với lượng điện năng tiêu thụ chiếm 4.54W. Ngoài diện tích và năng lượng tiêu thụ, phần cứng được thiết kế đạt được tần số cho Lenet-5 là 540MHz và cho phát hiện QRS trên ASIC là 666MHz. Đối với FPGA thì cả hai mạch đều hoạt động ở tần số lần lượt là 250MHz đối với Lenet-5 và 257MHz đối với phát hiện QRS. Đây là hai tần số khá cao đối với cả ASIC và QRS, từ đó giúp cho hiệu năng của mạch có thể hoạt động một nhanh chóng đồng thời cải thiện nhược điểm của mạch. Các phương pháp được đề xuất trong bài đã hoạt động đúng như chức năng của nó giúp cải thiện về cả phần cứng và sai số của mô hình. Các đề xuất cũng đã thể hiện sự hiệu quả qua các kết quả phần cứng thu được và cho thấy tiềm răng của phương pháp tính toán ngẫu nhiên. | Stochastic Computing, Mạng Nơ-ron tích chập, SC, CNN, phát hiện QRS, Lenet-5 |
| FCE-2024-052 | 2024 | Nghiên cứu và xây dựng mô hình xử lý đồng thời đa tác vụ cho bài toán xe tự hành | TS. Lâm Đức Khải, KS. Chế Quang Huy | Khóa luận này tập trung vào việc nghiên cứu và phát triển các mô hình học sâu thời gian thực để giải quyết các bài toán xe tự hành, bao gồm Phát hiện đối tượng, Phân đoạn khu vực lái xe và Phát hiện làn đường. Mô hình YOLOv7-tiny, YOLOv8n, và YOLOv8s được chọn cho Phát hiện đối tượng, trong khi TwinLiteNet được phát triển cho hai bài toán còn lại. Tất cả mô hình được cải tiến và đánh giá trên tập BDD100K, cho thấy hiệu quả cao về độ chính xác, tốc độ xử lý và tiêu thụ năng lượng trên thiết bị biên như Jetson TX2 và Xavier. Đặc biệt, YOLOv7-tiny đạt 56.7% mAP, YOLOv8n và YOLOv8s lần lượt đạt 37.3% mAP và 44.9% mAP. TwinLiteNet, với chỉ 0.4 triệu tham số, đạt 91.3% mIoU và 31.08% IoU trong các tác vụ của mình. Khóa luận cũng giới thiệu phương pháp xử lý đồng thời đa tác vụ, giảm độ trễ 1.4 lần và tối ưu hóa việc sử dụng tài nguyên GPU, mở ra hướng tiếp cận mới cho các hệ thống xe tự hành hiệu quả và đáng tin cậy hơn. | Học sâu với đa tiến trình, YOLO trên BDD100K, Mô hình phân đoạn ngữ nghĩa nhẹ, Học sâu trên thiết bị biên |
| FCE-2024-053 | 2024 | Thiết kế và xây dựng hệ thống đo nồng độ CO2, nhiệt độ và độ ẩm dựa trên hiện tượng quang xúc tác | TS. Trần Quang Nguyên | Nhóm thực hiện khóa luận với hai mục đích chính là nghiên cứu, tìm hiểu nguyên lý và xây dựng hệ thống đo nồng độ CO2, nhiệt độ, độ ẩm sau đó hiện thực hệ thống và thực hiện khảo sát, đánh giá hệ thống này bằng cách thực hiện quá trình quang xúc tác với vật liệu bán dẫn Titanium Dioxide trong hệ đo mà nhóm thiết kế. Nhóm hiện thực hệ thống bao gồm thiết bị cảm biến thương mại SCD40 và ESP32 để đọc dữ liệu và truyền tải không dây, sử dụng máy tính nhúng Raspberry Pi 4B làm thiết bị lưu trữ và server để hiển thị dữ liệu trên giao diện Web dưới dạng đồ thị cho người dùng và truyền nhận dữ liệu với giao thức HTTP/HTTPS request. Nhóm thiết kế hệ đo và khảo sát các giá trị nồng độ CO2, nhiệt độ, độ ẩm của quá trình quang xúc tác với vật liệu TiO2 sau đó đánh giá hệ thống này. | Photocatalyst, TiO2, CO2 Concentration, Temperature, Humidity |
| FCE-2024-054 | 2024 | Thiết kế giải pháp hỗ trợ tra cứu điểm bán thuốc dựa trên ảnh chụp toa thuốc | Đoàn Duy | Hiện nay có nhiều ứng dụng tra cứu điểm bán thuốc trên thị trường, nhưng phần lớn chỉ cung cấp các tính năng cơ bản và yêu cầu người dùng nhập liệu thủ công, thiếu tính năng nhận diện tự động từ ảnh chụp toa thuốc. Đề tài này xuất phát từ nhu cầu cải thiện quá trình quản lý thuốc cho bệnh nhân và giúp cho họ tìm kiếm vị trí các nhà thuốc gần nhất. Nhóm chúng tôi đã tạo ra một ứng dụng trên IDE tên là Qt Creator để người dùng có thể thao tác trên nó để tìm kiếm, so sánh giá tiền giữa các nhà thuốc và tìm kiếm địa chỉ của những nhà thuốc đó dựa trên vị trí của thiết bị. Kết quả đạt được đó chính là đã hiện thực hoá các chức năng kể trên. Tuy nhiên cũng có một mặt hạn chế là cơ sở dữ liệu không đủ nhiều và không tối ưu hoá phần chỉ dẫn đường đi cho người dùng. | App y tế, tìm nhà thuốc, chụp ảnh toa thuốc |
| FCE-2024-055 | 2024 | Hiện thực một hệ thống SoC tích hợp lõi IP ethernet 1 GBPS hỗ trợ giao thức ICMP trên FPGA | ThS. Phạm Thanh Hùng, TS. Trần Phước Xuân | Lĩnh vực mạng máy tính và giao thức IP đang phát triển và cải tiến không ngừng. Hiện thực lõi IP Ethernet có thể thúc đẩy nghiên cứu và cải thiện hiệu suất, bảo mật, định tuyến và các khía cạnh khác của mạng. Thực hiện chức năng ping của ICMP ở mức phần cứng giúp tăng cường kiểm tra và chẩn đoán mạng, tối ưu hóa hiệu năng và giảm tải cho CPU, nâng cao khả năng xử lý và phản hồi của hệ thống. Để thực hiện khóa luận, đầu tiên nhóm tìm hiểu về các giao thức mạng và cách hoạt động của chúng, sau đó viết testbench để kiểm tra cũng như là để hiểu về mã nguồn mở và tiến hành thêm các chức năng như ICMP và cấu hình địa chỉ, sau cùng sử dụng công cụ phát triển FPGA để hiện thực hệ thống SoC tích hợp lõi IP trên FPGA. Kết quả, nhóm đã hoàn thành việc xây dựng hệ thống tích hợp IP Ethernet hỗ trợ giao thức ICMP, đồng thời đã triến khai trên board. Khóa luận này giúp chúng em hiểu hơn về IP Ethernet, đồng thời nhận thấy rõ vai trò quan trọng của phần cứng trong việc tối ưu hóa hiệu năng và giảm tải cho CPU. Những kiến thức thu được sẽ là nền tảng cho công việc nghiên cứu và phát triển trong tương lai. | Ethernet 1Gbps, IP (Intellectual property), UDP (User Datagram Protocol), IPv4 (Internet Protocol version 4), ICMP (Internet Control Message Protocol), ARP (Address Resolution Protocol), FCS (Frame check sequence), FPGA (Field-programmable gate array), SoC (System-on-Chip). |
| FCE-2024-056 | 2024 | Hiện thực một NOC (network on chip) sử dụng lõi vi xử lý RISC-V RV32IMF thông qua giao thức TileLink trên FPGA | ThS Phạm Thanh Hùng, TS Trần Phước Xuân | Xây dựng một hệ thống Network on Chip sử dụng lõi RV32IMF mang tới những hiệu quả về mặt hiệu suất, tính mở rộng cho các hệ thống mạch tích hợp. Trọng tâm nghiên cứu của đề tài bao gồm hiện thực thành công kiến trúc RV32IMF hỗ trợ đầy đủ các tập lệnh, giao thức Tilelink hỗ trợ giao tiếp các lõi với nhau, cấu trúc Crossbar hỗ trợ phân xử tài nguyên và hệ thống NoC kết nối các lõi lại với nhau. Phương pháp nghiên cứu chính là tìm hiểu các thông tin trên mạng, các bài báo khoa học, các tài liệu của các công ty, các trang web có nền tảng tốt và trao đổi linh hoạt với GVHD. Kết quả đạt được của đề tài là đã hiện thực thành công toàn bộ các tập lệnh hỗ trợ trong lõi RV32IMF, sử dụng thành công giao thức Tilelink trong giao tiếp cũng như Crossbar để phân xử tài nguyên trong hệ thống NoC, mô phỏng thành công một NoC đa lõi đơn giản. Một hệ thống NoC sử dụng lõi RISC-V mang lại lợi ích như hiệu suất cao, tính linh hoạt, khả năng mở rộng tốt nhưng đòi hỏi tài nguyên lớn, giải quyết được các xung đột dữ liệu trong quá trình giao tiếp đa lõi. | NoC, RISC-V, RV32IMF, TileLink, Crossbar, SoC |
| FCE-2024-057 | 2024 | Nghiên cứu thiết kế và hiện thực mô hình kiểm tra cho một thiết kế mạng nơ-ron tích chập | ThS.Trương Văn Cương, ThS.Hồ Ngọc Diễm | Trong công đoạn kiểm tra một thiết kế RTL, UVM là một phương pháp kiểm tra đuợc nhiều kỹ sư sử dụng, với điểm mạnh cung cấp cho nguời dùng bao gồm thư viện tích hợp sẵn các lớp và phương thức, UVM hướng đến việc tối ưu hoá tính tự động và tái sử dụng môi trường kiểm tra, từ đó giúp tăng hiệu suất công việc và tính chính xác của kết quả kiểm tra thiết kế. Ở đề tài này, nhóm hướng đến việc nghiên cứu và xây dựng một môi trường kiểm tra cho một thiết kế CNN IP sử dụng phương pháp và cấu trúc UVM Testbench, môi trường này cần có đủ các thành phần và chức năng cơ bản của một UVM Testbench và đồng thời phải đảm bảo được hai tính chất then chốt của UVM đó là tự động hóa và tái sử dụng. Sau quá trình tìm hiểu và nghiên cứu, nhóm đã thành công xây dựng một UVM Testbench đạt được các tiêu chí đã đề ra, đồng thời nhóm cũng ứng dụng cơ chế SVA và DPI để tăng chất lượng của kết quả kiểm tra. Nhóm xây dựng UVM Testbench cho 2 thiết kế đó là LeNet5 và ShuffleNet, áp dụng tham số hoá vào các lớp bên trong UVM Testbench để tạo ra các môi trường kiểm tra khác nhau tương ứng với đặc điểm của từng khối tịch chập bên trong 2 thiết kế này. | Verification-IP, UVM, CNN |
| FCE-2024-058 | 2024 | Bộ tăng tốc đa chế độ hiệu suất cao cho mật mã hậu lượng tử CRYSTALS-Kyber | TS. Phạm Hoài Luân, TS. Lâm Đức Khải | CRYSTALS-Kyber hay Kyber là thuật toán mật mã hậu lượng tử được NIST chuẩn hóa để bảo vệ dữ liệu trên máy tính cổ điển trước máy tính lượng tử. Các nghiên cứu phần cứng cho Kyber hiện chưa đạt tốc độ và hiệu suất cao. Đề xuất thiết kế CRYSTALS-Kyber Accelerator (CKA) hoạt động đa chế độ (tạo khóa, mã hóa, giải mã) với tốc độ cao và tiêu thụ năng lượng thấp trên cùng một phần cứng duy nhất, phù hợp cho các hệ thống nhúng và IoT yêu cầu hiệu suất cao. Ba ý tưởng chính: (1)Chia sẻ tài nguyên module trong ba chế độ hoạt động; (2)Triển khai thiết kế module Unified NTT/INTT tối ưu về tốc độ và diện tích. (3) Chỉ sử dụng Barrett Reduce và Pipeline Pointwise Multiply Accumulate để tăng tốc việc xử lý nhân đa thức phức tạp. Kết quả đạt được: Module Unified NTT/INTT trong CKA vượt trội hơn ít nhất 1,64 lần so với các nghiên cứu trước đây về Area-Delay Product (ADP); CKA đã được triển khai thành công trên nền tảng ZCU102 FPGA, đạt Power-Delay Product (PDP) tốt hơn ít nhất 12.3 lần so với các CPU cực mạnh. So với các phần cứng Kyber khác, CKA nhanh hơn ít nhất 1,43 lần và có ADP tốt hơn ít nhất 1.9 lần trong ba chế độ hoạt động. Có tổng ADP là 0.55 nhỏ hơn với mục tiêu 0.8. Bên cạnh đó nhóm có 2 bài nghiên cứu khoa học được chấp nhận tại 2 hội nghị quốc tế khác nhau. | CRYSTALS-Kyber; Post-Quantum Cryptography; Cryptography; FPGA; ASIC |
| FCE-2024-059 | 2024 | Thiết kế bộ đồng xử lý mật mã dựa trên RISC-V thông lượng cao dành cho Lightweight Cryptography | TS.Lâm Đức Khải, TS.Phạm Hoài Luân | Khóa luận này trình bày quá trình thiết kế và hiện thực bộ đồng xử lý mật mã dựa trên kiến trúc RISC-V với thông lượng cao, nhằm phục vụ cho các ứng dụng mật mã nhẹ. Mục tiêu chính của đề tài là phát triển một bộ đồng xử lý có khả năng thực thi hiệu quả các giải thuật mật mã học nhẹ như ASCON, GIFT-COFB, ISAP, SPARKLE và TINY JAMBU. Để đạt được mục tiêu này, nhiều cải tiến đã được thực hiện, bao gồm việc tích hợp các lệnh tùy chỉnh và khối ALU ghép đôi nhằm tăng cường khả năng xử lý song song và khối tùy chỉnh chức năng cho hàm Round của họ giải thuật ASCON. Ngoài ra, giao thức AXI được sử dụng để truyền dữ liệu giữa bộ đồng xử lý và hệ thống chính. Thiết kế đã được mô phỏng và kiểm chứng trên phần cứng FPGA, cho thấy hiệu năng tốt hơn so với các giải pháp hiện có. Kết quả thực nghiệm và đánh giá cho thấy bộ đồng xử lý RISC-V này đáp ứng được các yêu cầu về hiệu suất và hiệu quả trong các ứng dụng mật mã nhẹ. | RISC-V, Lightweight Cryptography, FPGA |
| FCE-2024-060 | 2024 | Thiết kế bộ đồng xử lý mật mã dựa trên RISC-V thông lượng cao dành cho Lightweight Cryptography | TS. Lâm Đức Khải, TS. Phạm Hoài Luân | Khóa luận này trình bày quá trình thiết kế và hiện thực bộ đồng xử lý mật mã dựa trên kiến trúc RISC-V với thông lượng cao, nhằm phục vụ cho các ứng dụng mật mã nhẹ. Mục tiêu chính của đề tài là phát triển một bộ đồng xử lý có khả năng thực thi hiệu quả các giải thuật mật mã học nhẹ như ASCON, GIFT-COFB, ISAP, SPARKLE và TINY JAMBU. Để đạt được mục tiêu này, nhiều cải tiến đã được thực hiện, bao gồm việc tích hợp các lệnh tùy chỉnh và khối ALU ghép đôi nhằm tăng cường khả năng xử lý song song và khối tùy chỉnh chức năng cho hàm Round của họ giải thuật ASCON. Ngoài ra, giao thức AXI được sử dụng để truyền dữ liệu giữa bộ đồng xử lý và hệ thống chính. Thiết kế đã được mô phỏng và kiểm chứng trên phần cứng FPGA, cho thấy hiệu năng tốt hơn so với các giải pháp hiện có. Kết quả thực nghiệm và đánh giá cho thấy bộ đồng xử lý RISC-V này đáp ứng được các yêu cầu về hiệu suất và hiệu quả trong các ứng dụng mật mã nhẹ. | RISC-V, Lightweight Cryptography, FPGA |
| FCE-2024-061 | 2024 | Xây dựng robot 3 trục - ứng dụng trong quy trình xử lý wafer | TS. Trần Quang Nguyên | Nền công nghiệp bán dẫn ngày càng phát triển bởi nhu cầu tính toán ngày càng cao dẫn đến động lực phát triển cho các ngành sản xuất linh kiện nói chung và chip xử lý nói riêng. Điều này thúc đẩy việc nghiên cứu chế tạo các sản phẩm bán dẫn ở Việt Nam. Với mục đích hướng đến hỗ trợ chế tạo linh kiện tại phòng thí nghiệm thì điều kiện cần nhất chính là thiết lập các hệ máy (dạng nhỏ) dựa trên các hệ máy chuẩn công nghiệp. Nhằm phục vụ cho việc di chuyển các tấm wafer trong quá trình nghiên cứu ở phòng thí nghiệm, nhóm quyết định thực hiện đề tài “XÂY DỰNG ROBOT BA TRỤC - ỨNG DỤNG TRONG QUY TRÌNH XỬ LÝ WAFER”. Dạng robot này còn được gọi là wafer robot, sẽ thực hiện việc di chuyển các tấm wafer một cách chính xác, mượt mà và ổn định trong quá trình xử lý. Bằng việc tham khảo mô hình robot wafer trên thị trường và áp dụng các lý thuyết động học của robot, đề tài đưa ra mô hình hệ máy cùng với phương pháp điều khiển robot di chuyển wafer kết hợp với xử lý ảnh để nhận điện vị trí wafer trên khay đựng. | wafer robot, r-theta robot, động học thuận, động học nghịch, quỹ đạo đa thức, yolov8, xử lý ảnh |
| FCE-2024-062 | 2024 | Nghiên cứu, thiết kế và mô phỏng vi điều khiển 32-bit có tích hợp mã hóa phần cứng | ThS. Tạ Trí Đức | Quá trình số hóa mọi thứ đang diễn ra dẫn đến sự phát triển rất nhanh chóng của các thiết bị điện tử với một khái niệm mang tên Internet of Things (IoTs) – mạng kết nối tất cả mọi vật. Để đảm bảo cho sự hình thành và phát triển đó thì sự quan tâm bảo mật cho dữ liệu lưu thông trong mạng lưới đó là một trong những việc làm quan trọng cốt lõi. Khóa luận lần này hướng đến giải quyết bài toán xây dựng cơ chế bảo mật thông tin và phòng chống tấn công trong lĩnh vực IoTs với giải thuật mã hóa được chọn là Advanced Encryption Standard với độ rộng khóa 128 bit (AES-128) vì tính phổ biến của nó trong ứng dụng IoTs bằng một vi điều khiển 32-bit dựa trên lõi xử lý ARM Cortex-M0 có tích hợp bộ mã hóa phần cứng theo chuẩn được chọn kèm theo các ngoại vi đơn giản khác. Việc thực hiện khóa luận gồm ba phần chính là nghiên cứu, thiết kế và cuối cùng là mô phỏng chức năng trên công cụ phần mềm nhằm kiểm tra tính đúng đắn về mặt chức năng. Hệ thống phần cứng và phần mềm sẽ được xây dựng dựa trên hệ thống mẫu từ Cortex-M System Design Kit (CMSDK) của Arm DesignStart Eval. Các công cụ phần mềm hỗ trợ bao gồm Quartus Prime Lite Edition 23.1 và Xilinx Vivado 2023.2 cho thiết kế phần cứng, chương trình phần mềm được biên dịch bằng GNU Tools for Arm Embedded Processors (Arm GCC) và kết quả cuối cùng được mô phỏng trên Cadence NC Verilog. Kết quả đã đạt được là một vi điều khiển đơn giản lấy lõi xử lý ARM Cortex-M0 làm đơn vị xử lý chính có tích hợp khối mã hóa phần cứng AES IP vào hệ thống bus ngoại vi APB đi kèm với các ngoại vi hỗ trợ ứng dụng IoTs trong vi điều khiển như GPIO, I2C, SPI, UART, Timer/Watchdog, bộ xử lý ngắt, debug. Tuy rằng chưa chứng minh được tính đúng đắn trong chức năng của toàn bộ hệ thống nhưng đã tích hợp thành công và tiến hành tổng hợp thiết kế với tần số tối đa đo được của cả hệ thống là hơn 52 MHz cùng với việc chứng minh một cách độc lập được rằng chức năng của cả hệ thống vi điều khiển khi chưa tích hợp khối AES và chức năng khối AES IP là đúng như mong đợi. Hệ thống được đánh giá thông qua quá trình chạy mô phỏng để kiểm tra chức năng, tổng hợp thiết kế trên các bộ công cụ được nêu, qua tần số tối đa đạt được và cuối cùng là qua các thông số có được sau khi tổng hợp giữa hệ thống được cung cấp và hệ thống mục tiêu của khóa luận. | Internet of Things, Advanced Encryption Standard, System-on-chip, Cortex-M System Design Kit, System-on-chip, Nested Vectored Interrupt Controller, Field Programmable Gate Array, Advanced High-performance Bus, Advanced Peripheral Bus, General Purpose I/O, Inter-Integrated Circuit, Serial Peripheral Interface, Universal Asynchronous Receiver Transmitter. |
| FCE-2024-063 | 2024 | Thiết kế IP cho bộ đệm video | TS. Trần Quang Nguyên | Ngày nay, công nghệ đang phát triển với tốc độ rất nhanh, kèm theo đó là độ phổ biến của các thiết bị điện tử như tivi, máy tính, điện thoại càng ngày càng cao. Để cho các thiết bị kể trên có thể hoạt động và hiển thị nội dung một cách mượt mà thì không thể không nhắc đến IP cho bộ đệm video. Đề tài “Thiết kế IP cho bộ đệm video” tập trung vào công việc nghiên cứu và thiết kế IP có chức năng lưu trữ tạm thời các khung hình trong video. Bộ đệm video hay Video Frame Buffer được sử dụng để lưu trữ tạm thời các khung hình video trong quá trình xử lý và hiển thị. Cụ thể hơn, Video Frame Buffer lưu trữ các khung hình dưới dạng từng pixel trong khung hình đó. Các thiết bị điện tử sử dụng Video Frame Buffer có thể xuất hình ảnh ra một cách liên tục, từ đó mang lại trải nghiệm tốt hơn cho người dùng. Để kiểm tra độ chính xác của thiết kế, đề tài xây dựng môi trường UVM để xác minh chức năng của thiết kế. UVM sẽ tạo ra các kịch bản kiểm thử ngẫu nhiên, với từng trường hợp sẽ có các trường ngõ vào được tạo ngẫu nhiên giúp có thể tìm được các vấn đề bên trong thiết kế mà khi sử dụng các testbench thông thường không thể bao quát được. | Video Frame Buffer, Crossing clock domain, Asynchronous FIFO, Metastability, RGB, YCbCr |
| FCE-2024-064 | 2024 | Thiết kế hệ thống mô phỏng đánh giá mật độ giao thông trong đô thị | TS. Đoàn Duy | Khóa luận này nghiên cứu việc xây dựng một mô hình mô phỏng giao thông trong một khu vực nhằm đánh giá tình hình giao thông đô thị đang ngày càng trở nên phức tạp. Mục tiêu của khóa luận là áp dụng gói mô phỏng SUMO để xây dựng một hệ thống có thể thực hiện mô phỏng giao thông trong một khu vực và thu thập thông tin giao thông dựa trên kết quả mô phỏng. Nghiên cứu tập trung vào việc tạo ra một hệ thống có thể tính toán mật độ giao thông và thực thi mô phỏng giao thông trong khu vực đó. Phương pháp nghiên cứu bao gồm việc tìm hiểu về gói mô phỏng SUMO, đơn vị quy đổi chung trong giao thông là PCU, mối quan hệ giữa giao thông và dân số trong khu vực mục tiêu, các bước thực hiện mô phỏng và lọc dữ liệu từ kết quả mô phỏng. Kết quả của nghiên cứu là một mô hình dùng để mô phỏng giao thông ở Thành phố Thủ Đức dựa trên mật độ dân số hoặc số lượng giao thông cụ thể và thu thập thông tin giao thông của các mục tiêu cụ thể như các tuyến đường, ngã giao trong khu vực. Mô hình này có thể được dùng để áp dụng thêm các giải pháp ùn tắc giao thông đã được đề xuất, từ đó có thể kiểm tra tính khả thi cũng như so sánh các giải pháp đã được đề xuất. | Mô phỏng, Giao thông, Microscopic, Đánh giá, SUMO, Quy đổi PCU, Mật độ dân số, Mật độ giao thông, Thành phố Thủ Đức |
| FCE-2024-065 | 2024 | Thiết kế bộ tăng tốc phần cứng với RISC-V | Th.S Tạ Trí Đức, Th.S Phạm Minh Quân | Trong thời đại công nghệ số, nhu cầu xử lý dữ liệu lớn và các ứng dụng tính toán phức tạp như xử lý ảnh và mạng nơ-ron tích chập (CNN) ngày càng tăng cao. Việc một vi xử lí chạy nhiều tác vụ sẽ khiến chương trình dễ bị trục trặc và chậm đi.Vì thế, để tối ưu hóa hiệu suất cho các tác vụ tính toán ma trận, cần có sự hỗ trợ của các bộ tăng tốc phần cứng chuyên dụng. Báo cáo này tập trung vào việc phát triển và tích hợp bộ tăng tốc phần cứng cho các phép nhân ma trận sử dụng giao diện Advanced Peripheral Bus (APB). Mục tiêu là tăng tốc các tính toán ma trận, đặc biệt trong các ứng dụng xử lý ảnh và mạng nơ-ron tích chập. Nghiên cứu tiến hành theo các bước: thiết kế và mô phỏng bộ nhân ma trận, tích hợp và kiểm thử với giao diện APB, xác minh chức năng và layout xuống phần cứng. Kết quả nhóm đạt được qua quá trình mô phỏng, kiểm thử và xác minh cho thấy bộ nhân đã chứng minh khả năng hoạt động đúng chức năng, ghi và nhập dữ liệu chính xác, tương thích tốt với APB và có thể layout xuống phần cứng. Việc sử dụng bộ tăng tốc này không chỉ nâng cao hiệu suất tính toán mà còn mở ra khả năng ứng dụng rộng rãi trong các lĩnh vực xử lý ảnh và mạng nơ-ron tích chập. Nghiên cứu đã thành công trong việc phát triển và tích hợp bộ tăng tốc phần cứng cho các phép nhân ma trận với APB, giúp nâng cao hiệu suất tính toán và có thể kết nối với RISC-V. | acceletor, matrix , APB |
| FCE-2024-066 | 2024 | Ứng dụng thuật toán phát hiện đối tượng trên SoC-FPGA sử dụng OpenCL | Th.S Ngô Hiếu Trường | Nhờ sự tiến bộ của các giải thuật object detection mà ngày nay, chúng đã được ứng dụng rộng rãi trong mọi lĩnh vực đời sống. Tuy nhiên, đi kèm với sự tiến bộ của các giải thuật ấy chính là độ phức tạp tính toán cao, đòi hỏi nhiều thời gian để xử lý. Một trong những phương pháp để giảm thời gian xử lý chính là cải thiện tốc độ tính toán thông qua việc hiện thực mạng CNN trên FPGA. Tuy nhiên việc sử dụng FPGA gặp một trở ngại đó là việc phải sử dụng ngôn ngữ đặc tả phần cứng để thiết kế mạng CNN khá phức tạp và tốn nhiều thời gian. Để giải quyết khó khăn trên, trong đề tài này, nhóm đề xuất một hướng đi mới trong việc thiết kế phần cứng là sử dụng công nghệ Intel® FPGA SDK (Software Development Kit) for OpenCL™ để thiết kế phần cứng bằng ngôn ngữ C với framework OpenCL. Kết quả thu được tốc độ xử lý một tấm ảnh đạt 220 ms, tương đương với 41 GFLOPs và Performance Destiny đạt 0,26. | FPGA, CNN, YOLO, OpenCL, object detection |
| FCE-2024-067 | 2024 | Thiết kế, thi công hệ thống điểm danh bằng mã QR | TS. Đỗ Trí Nhựt | Hiện nay, với sự phát triển không ngừng của ngành công nghiệp, các thiết bị công nghệ hiện đại đã dần thay thế các phương pháp điểm danh truyền thống. Các giải pháp như kiểm tra vé vào cửa hay điểm danh qua danh sách tuy đã hoàn thành nhiệm vụ kiểm soát người ra vào, nhưng vẫn gặp nhiều bất cập như thời gian điểm danh kéo dài, chi phí in ấn cao và dễ nhầm lẫn thông tin. Khóa luận này sẽ nghiên cứu hai phần chính: hệ thống phân phối mã QR cho khách tham dự và thiết bị thực hiện tác vụ điểm danh. Thiết bị điểm danh sẽ có hai lớp xác thực: quét mã QR và nhận diện khuôn mặt. Dữ liệu nhận diện khuôn mặt sẽ được lưu trữ trong thiết bị, trong khi thông tin khách tham dự sẽ được lưu trên máy chủ. Máy chủ lưu trữ dữ liệu từ biểu mẫu đăng ký của khách tham dự, đồng thời cung cấp nền tảng cho trang web quản lý sự kiện. Áp dụng thư viện face recognition vào bài toán nhận diện khuôn mặt. Thuật toán được áp dụng để xác minh danh tính người quét mã QR, kiểm tra người này có trong bộ dữ liệu hay chưa. Thực nghiệm trong môi trường phòng với 20 người, kết quả đạt được là trên 80%. Tuy nhiên vẫn còn hạn chế về thiết bị phần cứng nên hệ thống chạy khá chậm. | QR, Face recognition, nhận diện khuôn mặt |
| FCE-2024-068 | 2024 | Thiết kế mạch báo cháy đa năng | ThS. Trương Văn Cương, TS. Đỗ Trí Nhựt | Cháy nổ là một mối nguy hiểm nghiêm trọng ảnh hưởng đến tính mạng và tài sản con người, đặc biệt tại Việt Nam, nơi các vụ cháy ở khu chung cư và nhà trọ ngày càng gia tăng. Đề tài nghiên cứu "Thiết kế mạch báo cháy đa năng" nhằm phát triển một hệ thống báo cháy tích hợp nhiều cảm biến như cảm biến nhiệt hồng ngoại, cảm biến khói, cảm biến nhiệt độ và độ ẩm, cùng camera để nâng cao độ chính xác và nhạy bén trong việc phát hiện cháy. Hệ thống sử dụng vi điều khiển để xử lý dữ liệu từ các cảm biến và có khả năng mở rộng dễ dàng, phù hợp với nhiều môi trường khác nhau. Phương pháp nghiên cứu bao gồm thiết kế phần cứng, phần mềm để thu thập, xử lý dữ liệu, đồng thời sử dụng mô hình học máy TensorFlow Lite để phân tích và cảnh báo khi có cháy. Kết quả thực nghiệm cho thấy hệ thống hoạt động ổn định, với thời gian phản hồi nhanh và khả năng phát hiện chính xác, gửi thông báo kịp thời qua Telegram và kích hoạt còi báo động. Kết luận cho thấy hệ thống đáp ứng tốt các mục tiêu đề ra, với độ nhạy cao, khả năng kết nối không dây, và tiềm năng cải tiến trong tương lai như nâng cấp thuật toán và tích hợp thêm tính năng chống trộm. | Cháy nổ, mạch báo cháy đa năng, cảm biến nhiệt hồng ngoại, cảm biến khói, TensorFlow Lite |
| FCE-2024-069 | 2024 | Hiện thực lõi IP thuật toán chữ ký số (DSA) sử dụng hệ mật mã đường cong ELLIPTIC kết hợp thuật toán băm SHA-256 trên FPGA | Ths. Phạm Thanh Hùng, TS. Trần Phước Xuân | Với việc phát triển của khoa học công nghệ, tính bảo mật của các hệ thống thông tin liên lạc trở nên quan trọng một cách nhanh chóng. Với việc sử dụng đường cong elliptic với các tham số được NIST đề xuất bởi chuẩn FIPS-186 , thuật toán ECDSA đem lại lợi ích về đảm bảo tính bảo mật trong các ứng dụng hệ thống thông tin. Mục tiêu của nhóm là nghiên cứu và hiện thực thiết kế phần cứng hỗ trợ tính toán thuật toán ECDSA sử dụng hệ mật ECC kết hợp với thuật toán SHA-256. Thực hiện xây dựng hệ thống SoC tích hợp thiết kế ECDSA sử dụng ngôn ngữ Verilog, đạt được tần số 50Mhz và tối ưu về mặt tài nguyên. Nhóm đã hoàn thành hiện thực thiết kế phần cứng các thuật toán ECC, SHA-256, ECDSA, hoàn thành các quy trình mô phỏng, RTL analysis, synthesis, implementation và nạp thành công trên board FPGA Virtex7 VC707. Qua quá trình nghiên cứu và hiện thực đề tài, nhóm đã hoàn thành các yêu cầu đã đề ra, tuy nhiên thiết kế vẫn còn những mặt chưa tối ưu. Trong tương lai, nhóm sẽ tiếp tục nghiên cứu và mở rộng thuật toán ECDSA, đồng thời tối ưu lại các thiết kế bằng cách thực hiện phương pháp pipeline cho thiết kế, giúp cải thiện hiệu suất và tăng tốc độ xử lý. | ECC, SHA, ECDSA, FPGA, SoC, NIST, FIPS, RTL |
| FCE-2024-070 | 2024 | Hệ thống nhận diện cử chỉ tay để điều khiển slide trình chiếu | Ths Trần Hoàng Lộc | Trong bối cảnh công nghệ số phát triển mạnh mẽ, việc áp dụng công nghệ vào giảng dạy và thuyết trình mang lại hiệu quả cao và nâng cao trải nghiệm người dùng. Đề tài này tập trung nghiên cứu và phát triển hệ thống nhận diện cử chỉ tay để điều khiển slide trình chiếu, sử dụng framework MediaPipe của Google với mô hình HandLandmark. Mô hình này phát hiện bàn tay trong hình ảnh hoặc video và xác định vị trí của 21 điểm mốc chính trên mỗi bàn tay, làm cơ sở để nhận diện các cử chỉ tay hiệu quả. Hệ thống nhận diện cử chỉ bao gồm di chuyển slide, phóng to/thu nhỏ màn hình và làm nổi bật nội dung quan trọng. Trạng thái và tính năng nhận diện được thiết kế chi tiết: bàn tay nắm để reset, mở năm ngón để chuyển slide, và các cử chỉ khác để phóng to/thu nhỏ hoặc highlight. Giải thuật xử lý tọa độ không gian hai chiều và phân tích biến đổi theo thời gian giúp nhận diện cử chỉ chính xác với độ sai số dưới 10%. Kết quả thử nghiệm cho thấy hệ thống hoạt động hiệu quả, nhận diện cử chỉ chính xác và nhanh chóng, chứng minh được độ tin cậy và tính khả dụng cao. Hệ thống không chỉ mang lại tiện ích cho người dùng mà còn mở ra nhiều cơ hội phát triển trong lĩnh vực công nghệ nhận diện cử chỉ. Những giải thuật và phương pháp phát triển trong đề tài có thể được áp dụng và mở rộng cho nhiều lĩnh vực khác, góp phần vào sự phát triển của công nghệ nhận diện cử chỉ và ứng dụng công nghệ trong đời sống. | Nhận diện, cử chỉ tay, trình chiếu, hành động, điều khiển tự động, tọa độ, MediaPine, Handlandmark, Slide, Power point |
| FCE-2024-071 | 2024 | Ứng dựng các thiết bị IoT vào thực tế ảo Metaverse | ThS. Phan Đình Duy | Nghiên cứu về IoT trong metaverse tại lầu 6 tòa E nhằm mục đích tạo ra một môi trường ảo sử dụng Unity để thu thập và mô phỏng lại dữ liệu từ các cảm biến. Trọng tâm của nghiên cứu là phát triển một hệ thống mô phỏng có thể tương tác với các cảm biến IoT trong một môi trường ảo, cung cấp một nền tảng thử nghiệm và phân tích dữ liệu. Phương pháp nghiên cứu bao gồm việc sử dụng Unity để tạo dựng môi trường ảo, tích hợp các cảm biến IoT để thu thập dữ liệu và thực hiện các mô phỏng dựa trên dữ liệu thu thập được. Kết quả nghiên cứu cho thấy khả năng tái hiện chính xác và phân tích dữ liệu từ các cảm biến IoT trong môi trường ảo, giúp cải thiện hiệu quả quản lý và ra quyết định. Kết luận của nghiên cứu khẳng định rằng việc tích hợp IoT và metaverse không chỉ mở ra nhiều cơ hội mới cho các ứng dụng công nghệ mà còn cung cấp một nền tảng mạnh mẽ để nghiên cứu và phát triển các giải pháp thông minh trong quản lý không gian và tài nguyên. | IoT, Metaverse, Môi trường ảo, Cảm biến, Unity, Thu thập dữ liệu, Mô phỏng, Quản lý không gian, Nền tảng thử nghiệm |
| FCE-2024-072 | 2024 | Ứng dụng công nghệ định vị đồng thời lập bản đồ trên robot | ThS. Phan Đình Duy, TS. Phạm Quốc Hùng | “Ứng dụng công nghệ định vị đồng thời lập bản đồ trên Robot” với mong muốn có thể tạo ra robot di chuyển tránh được vật cản và kết hợp xây dựng bản đồ trong quá trình di chuyển,khóa luận sẽ xây dựng một robot bằng khung mô hình “foam” cùng 4 bánh gồm 2 động cơ tải bánh xe độc lập, 2 bánh tự do để tạo nên phần cứng cho robot. Đây là mô hình xedễ tính toán vận tốc, góc quay hỗ trợ cho việc định vị và hoạch định đường đi chính xác và vẽ map. | ROS,LiDAR,SLAM |
| FCE-2024-073 | 2024 | Ứng dựng các thiết bị IoT vào thực tế ảo Metaverse | ThS. Phan Đình Duy | Nghiên cứu về IoT trong metaverse tại lầu 6 tòa E nhằm mục đích tạo ra một môi trường ảo sử dụng Unity để thu thập và mô phỏng lại dữ liệu từ các cảm biến. Trọng tâm của nghiên cứu là phát triển một hệ thống mô phỏng có thể tương tác với các cảm biến IoT trong một môi trường ảo, cung cấp một nền tảng thử nghiệm và phân tích dữ liệu. Phương pháp nghiên cứu bao gồm việc sử dụng Unity để tạo dựng môi trường ảo, tích hợp các cảm biến IoT để thu thập dữ liệu và thực hiện các mô phỏng dựa trên dữ liệu thu thập được. Kết quả nghiên cứu cho thấy khả năng tái hiện chính xác và phân tích dữ liệu từ các cảm biến IoT trong môi trường ảo, giúp cải thiện hiệu quả quản lý và ra quyết định. Kết luận của nghiên cứu khẳng định rằng việc tích hợp IoT và metaverse không chỉ mở ra nhiều cơ hội mới cho các ứng dụng công nghệ mà còn cung cấp một nền tảng mạnh mẽ để nghiên cứu và phát triển các giải pháp thông minh trong quản lý không gian và tài nguyên. | IoT, Metaverse, Virtual environment, Sensors, Unity, Data collection, Simulation, Space management, Test platform |
| FCE-2024-074 | 2024 | Bộ tăng tốc đa chế độ hiệu suất cao cho mật mã hậu lượng tử CRYSTALS-Kyber | Tiến sĩ Phạm Hoài Luân; Tiến sĩ Lâm Đức Khải | CRYSTALS-Kyber hay Kyber là thuật toán mật mã hậu lượng tử được NIST chuẩn hóa để bảo vệ dữ liệu trên máy tính cổ điển trước máy tính lượng tử. Các nghiên cứu phần cứng cho Kyber hiện chưa đạt tốc độ và hiệu suất cao. Đề xuất thiết kế CRYSTALS-Kyber Accelerator (CKA) hoạt động đa chế độ (tạo khóa, mã hóa, giải mã) với tốc độ cao và tiêu thụ năng lượng thấp trên cùng một phần cứng duy nhất, phù hợp cho các hệ thống nhúng và IoT yêu cầu hiệu suất cao. Ba ý tưởng chính: (1)Chia sẻ tài nguyên module trong ba chế độ hoạt động; (2)Triển khai thiết kế module Unified NTT/INTT tối ưu về tốc độ và diện tích. (3) Chỉ sử dụng Barrett Reduce và Pipeline Pointwise Multiply Accumulate để tăng tốc việc xử lý nhân đa thức phức tạp. Kết quả đạt được: Module Unified NTT/INTT trong CKA vượt trội hơn ít nhất 1,64 lần so với các nghiên cứu trước đây về Area-Delay Product (ADP); CKA đã được triển khai thành công trên nền tảng ZCU102 FPGA, đạt Power-Delay Product (PDP) tốt hơn ít nhất 12.3 lần so với các CPU cực mạnh. So với các phần cứng Kyber khác, CKA nhanh hơn ít nhất 1,43 lần và có ADP tốt hơn ít nhất 1.9 lần trong ba chế độ hoạt động. Có tổng ADP là 0.55 nhỏ hơn với mục tiêu 0.8. Bên cạnh đó nhóm có 2 bài nghiên cứu khoa học được chấp nhận tại 2 hội nghị quốc tế khác nhau. | CRYSTALS-Kyber; Post-Quantum Cryptography; Cryptography; FPGA; ASIC |
| FCE-2024-075 | 2024 | Thiết kế vật lý bộ vi xử lý RISC-V hỗ trợ branch prediction | Th.S Tạ Trí Đức, Th.S Phạm Minh Quân | Kiến trúc RISC-V với tập lệnh đơn giản và mã nguồn mở đang là xu thế phát triển, là giải pháp cho các thiết bị IoT hiện nay. Tuy nhiên, các thiết kết RISC-V được phát triển hiện nay, nhất là ở Việt Nam, các thiết kế hầu hết chỉ dừng lại trên FPGA. Thiết kế vật lý là bước quan trọng để đưa các thiết kế trên từ những bản thiết kế trở thành những con chip thật, bước đầu ứng dụng trên những thiết bị IoT. Để thực hiện mong muốn đó, em quyết định thực hiện khoá luận “Thiết kế bộ vi xử lý RISC-V RV32I có hỗ trợ branch prediction” với kiến trúc pipeline 5 tầng hiện thực trên bộ công cụ Cadence và thư viện 45nm. Kết quả, đề tài đã thiết kế được vi xử lý RISC-V có hỗ trợ Bracnh Prediction với độ chính xác trên 90% thực hiện được 37 lệnh trong tập lệnh RV32I. Với tầng số hoạt động cao nhất đạt 160MHz trên FPGA. Đề tài cũng đã triển khai thành công thiết kế vật lý của vi xử lý trên với tầng số 75MHz và kích thước dưới 1cm vuông. | RISC-V, 5-stage pipeline RISC-V, Physical Design of RISC-V. |
| FCE-2024-076 | 2024 | Hiện thực lõi IP thuật toán chữ ký số (DSA) sử dụng hệ mật mã đường cong ELLIPTIC kết hợp thuật toán băm SHA-256 trên FPGA | Ths. Phạm Thanh Hùng, TS. Trần Phước Xuân | Với việc phát triển của khoa học công nghệ, tính bảo mật của các hệ thống thông tin liên lạc trở nên quan trọng một cách nhanh chóng. Với việc sử dụng đường cong elliptic với các tham số được NIST đề xuất bởi chuẩn FIPS-186 , thuật toán ECDSA đem lại lợi ích về đảm bảo tính bảo mật trong các ứng dụng hệ thống thông tin. Mục tiêu của nhóm là nghiên cứu và hiện thực thiết kế phần cứng hỗ trợ tính toán thuật toán ECDSA sử dụng hệ mật ECC kết hợp với thuật toán SHA-256. Thực hiện xây dựng hệ thống SoC tích hợp thiết kế ECDSA sử dụng ngôn ngữ Verilog, đạt được tần số 50Mhz và tối ưu về mặt tài nguyên. Nhóm đã hoàn thành hiện thực thiết kế phần cứng các thuật toán ECC, SHA-256, ECDSA, hoàn thành các quy trình mô phỏng, RTL analysis, synthesis, implementation và nạp thành công trên board FPGA Virtex7 VC707. Qua quá trình nghiên cứu và hiện thực đề tài, nhóm đã hoàn thành các yêu cầu đã đề ra, tuy nhiên thiết kế vẫn còn những mặt chưa tối ưu. Trong tương lai, nhóm sẽ tiếp tục nghiên cứu và mở rộng thuật toán ECDSA, đồng thời tối ưu lại các thiết kế bằng cách thực hiện phương pháp pipeline cho thiết kế, giúp cải thiện hiệu suất và tăng tốc độ xử lý. | Thuật toán chữ ký số, hàm băm, đường cong Elliptic, ECC, SHA, ECDSA |
| FCE-2024-077 | 2024 | Hiện thực một NOC (network on chip) sử dụng lõi vi xử lý RISC-V RV32IMF thông qua giao thức TileLink trên FPGA | ThS Phạm Thanh Hùng, TS Trần Phước Xuân | Xây dựng một hệ thống Network on Chip sử dụng lõi RV32IMF mang tới những hiệu quả về mặt hiệu suất, tính mở rộng cho các hệ thống mạch tích hợp. Trọng tâm nghiên cứu của đề tài bao gồm hiện thực thành công kiến trúc RV32IMF hỗ trợ đầy đủ các tập lệnh, giao thức Tilelink hỗ trợ giao tiếp các lõi với nhau, cấu trúc Crossbar hỗ trợ phân xử tài nguyên và hệ thống NoC kết nối các lõi lại với nhau. Phương pháp nghiên cứu chính là tìm hiểu các thông tin trên mạng, các bài báo khoa học, các tài liệu của các công ty, các trang web có nền tảng tốt và trao đổi linh hoạt với GVHD. Kết quả đạt được của đề tài là đã hiện thực thành công toàn bộ các tập lệnh hỗ trợ trong lõi RV32IMF, sử dụng thành công giao thức Tilelink trong giao tiếp cũng như Crossbar để phân xử tài nguyên trong hệ thống NoC, mô phỏng thành công một NoC đa lõi đơn giản. Một hệ thống NoC sử dụng lõi RISC-V mang lại lợi ích như hiệu suất cao, tính linh hoạt, khả năng mở rộng tốt nhưng đòi hỏi tài nguyên lớn, giải quyết được các xung đột dữ liệu trong quá trình giao tiếp đa lõi. | NoC, RISC-V, RV32IMF, TileLink, Crossbar, SoC |
| FCE-2024-078 | 2024 | Nghiên cứu và hiện thực IP ShuffleNet | ThS. Trương Văn Cương | Trong bối cảnh ngày càng phát triển của trí tuệ nhân tạo, việc tối ưu mô hình mạng tích chập cho thiết bị di động ngày càng cấp thiết. Thiết bị di động thường gặp phải những hạn chế về tài nguyên tính toán và năng lượng. ShuffleNet ra đời là một giải pháp vấn đề này.. Nhóm áp dụng thêm kỹ thuật lượng tử hóa mô hình học để triển khai cho mô hình học sâu. Kỹ thuật lượng tử hóa giúp cho việc xử lý phép tính nhanh hơn, tốn ít tài nguyên hơn, song độ chính xác của mô hình vẫn được đảm bảo. Trong đề tài này, nhóm tập trung nghiên cứu về cách mà pytorch lượng tử hoá mô hình, từ đó đề xuất ý tưởng thiết kế phần cứng. Tiến hành thiết kế các lớp có trong mô hình mạng ShuffleNet v2. Sau khi thực hiện thiết kế các khối trong mô hình nhóm tiến hành kiểm tra và đánh giá thiết kế và so sánh với kết quả trên phần mềm. Các khối thiết kế của nhóm hiện đang được tổng hợp và mô phỏng với tần số 200MHz, model ShuffletNet v2 với tần số 142MHz. Kiểm tra mô hình ShuffleNet v2 sử dụng 100000 hình trong tập dữ liệu ImageNet trên phần mềm là 57.972% và phần cứng là 56.514%. | ShuffleNet, MobileNet, ShuffleNet V2, Efficient CNN Architecture Design, ShuffleNet V2 on FPGA |
| FCE-2024-079 | 2024 | Thiết kế giải pháp hỗ trợ tra cứu điểm bán thuốc dựa trên ảnh chụp toa thuốc | Đoàn Duy | Hiện nay có nhiều ứng dụng tra cứu điểm bán thuốc trên thị trường, nhưng phần lớn chỉ cung cấp các tính năng cơ bản và yêu cầu người dùng nhập liệu thủ công, thiếu tính năng nhận diện tự động từ ảnh chụp toa thuốc. Đề tài này xuất phát từ nhu cầu cải thiện quá trình quản lý thuốc cho bệnh nhân và giúp cho họ tìm kiếm vị trí các nhà thuốc gần nhất. Nhóm chúng tôi đã tạo ra một ứng dụng trên IDE tên là Qt Creator để người dùng có thể thao tác trên nó để tìm kiếm, so sánh giá tiền giữa các nhà thuốc và tìm kiếm địa chỉ của những nhà thuốc đó dựa trên vị trí của thiết bị. Kết quả đạt được đó chính là đã hiện thực hoá các chức năng kể trên. Tuy nhiên cũng có một mặt hạn chế là cơ sở dữ liệu không đủ nhiều và không tối ưu hoá phần chỉ dẫn đường đi cho người dùng. | App y tế, tìm nhà thuốc, chụp ảnh toa thuốc |
| FCE-2024-080 | 2024 | Thiết kế hệ thống nhận diện và phân loại độ chín của các loại xoài | TS. Đoàn Duy | Hệ thống nhận diện và phân loại độ chín của các loại xoài sẽ nhận diện độ chín cho ba loại xoài, đó là xoài cát chu, xoài cát Hòa Lộc, xoài cát chu vàng. Mỗi loại xoài sẽ được phân loại thành bốn mức độ chín khác nhau, bao gồm sống, chín cấp độ một, chín cấp độ hai, chín hoàn toàn. Xoài được di chuyển trên băng chuyền, ban đầu xoài sẽ tiến vào buồng chụp hình, tại đó xoài sẽ được tách ra khỏi ảnh, ảnh xoài sau đó được nhận diện màu sắc. Đối với xoài cát chu và xoài cát Hòa Lộc, hệ thống sẽ nhận diện màu xanh và màu vàng trên bề mặt trái, dựa vào diện tích bao phủ của hai màu đó trên bề mặt trái, hệ thống sẽ đưa ra mức độ chín của xoài. Đối với xoài cát chu vàng, hệ thống sẽ nhận diện độ sáng của màu vàng trên bề mặt trái. Tùy vào độ sáng của màu vàng trên bề mặt trái xoài, hệ thống sẽ đưa ra kết quả về độ chín của xoài cát chu vàng. Sau khi đã biết được mức độ chín của xoài, ta sẽ tiến hành phân loại nó. Trên băng chuyền sẽ có ba chốt, tương ứng với ba tay gạt. Tay gạt đầu tiên sẽ gạt khi xoài ở mức độ chín là chín hoàn toàn. Tay gạt thứ hai sẽ gạt thì xoài ở mức độ chín cấp độ hai. Tay gạt thứ ba sẽ gạt thì xoài ở mức độ chín cấp độ một. Xoài sẽ được di chuyển thẳng cho đến cuối băng chuyền nếu như xoài sống. | xoài, xoài cát chu, xoài cát Hòa Lộc, xoài cát chu vàng, nhận diện và phân loại độ chín của các loại xoài, nhận diện màu |
| FCE-2024-081 | 2024 | Hệ thống phòng thi thông minh | ThS.TranHoangLoc,TS.PhamQuocHung | Đề tài “Hệ thống phòng thi thông minh” của nhóm hướng tới mục đích xây dựng được một hệ thống quản lý kỳ thi, nhận diện khuôn mặt và phát hiện hành vi gian lận. Đồng thời kết hợp với thẻ RFID để hiển thị chỗ ngồi thí sinh. Hệ thống phòng thi thông minh được thiết kế để tăng cường tính minh bạch và công bằng trong các kỳ thi. Khi thí sinh quét thẻ RFID, hệ thống sẽ hiển thị thông tin chỗ ngồi trên màn hình LCD, giúp xác định vị trí ngồi chính xác. Công nghệ nhận diện khuôn mặt được sử dụng để xác minh danh tính thí sinh, đảm bảo đúng người dự thi. Hệ thống còn phát hiện các hành vi gian lận như quay sang trái, quay sang phải và cúi người. Ngoài ra, hệ thống cung cấp giao diện cho quản trị viên tạo kỳ thi mới, bao gồm nhập thông tin kỳ thi, danh sách thí sinh, phân bố chỗ ngồi và đăng ký thí sinh. | Nhận diện khuôn mặt, phát hiện hành vi, mạng học sâu, học máy, mạng nơ ron hồi quy, mạng nơ ron tích chập |
| FCE-2024-082 | 2024 | Nghiên cứu và thiết kế mô hình robot tuần tra | ThS. Nguyễn Thanh Thiện | Đề tài “Nghiên cứu và thiết kế mô hình robot tuần tra” với mục đích xây dựng một hệ thống robot tuần tra có khả năng thực hiện được nhiệm vụ theo dõi, giám sát và báo động. Hệ thống còn bao gồm một server có chức năng quản lý lưu trữ dữ liệu, được đồng bộ hoá trên các thiết bị để người dùng quản lý. Robot sẽ được xây dựng dựa trên máy tính AI NVIDIA Jetson Nano Developer Kit B01 và JetBot AI Kit(AI Robot Based On Jetson Nano). Jetson Nano sẽ có vài trò như một bộ não trung tâm của toàn robot với các chức năng xử lý và tính toán dữ liệu, bên cạnh đó JetBot AI sẽ là bộ khung vững chắc và cũng là cơ thể của Robot với các chức năng ghi hình, di chuyển. Hoàn thành mô hình robot có khả năng xử lý nhận diện đối tượng với fps cho ra vào khoảng 20fps với sai số 5%, phát cảnh báo bằng cách gửi email tới người dùng. Robot có khả năng di chuyển trong một không gian giới hạn không có vật cản. Hoàn thành được mục tiêu đề ra như xây dựng được một mô hình human detection, hệ thống cảnh váo tới người dùng bằng email và một robot có khả năng di chuyển trong một không gian giới hạn không có vật cản. Ưu điểm của giải pháp là xây dựng được một mô hình cụ thể, đơn giản để ứng dụng trong môi trường cụ thể với giá thành rẻ. Nhược điểm của giải pháp hiện tại cần được khắc phục liên quan tới khả năng di chuyển tự động và điều khiến robot, hiện tại các xử lý di chuyển đều được thực hiện bằng sự điều khiển của người dùng. Server quản lý cần có thêm nhiều chức năng hơn. Hướng phát triển: giải quyết các vấn đề liên quan đến di chuyển, thêm các cảm biến Lidar để có thể cho robot tự động di chuyển và phát triển khả năng né vật cản, xây dựng trạm sạc, xây dựng bản đồ theo thời gan thực. | Robot tuần tra, Jetson Nano, YOLO, Jetbot AI, CNN |
| FCE-2024-083 | 2024 | Nghiên cứu phát triển bộ kiểm tra đánh giá hệ thống RISC-V Core | TS. Nguyễn Minh Sơn | Khóa luận này trình bày việc phát triển một hệ thống đánh giá thiết kế cho kiến trúc RISC-V với tập lệnh RV32I. "RISC-V Co-Simulator Test Suite" (RVCoTS) tập trung vào việc phát triển một hệ thống tự động hóa thử nghiệm và đánh giá các thiết kế hệ thống dựa trên kiến trúc RISC-V.RVCoTS được thiết kế để tạo ra các mẫu thử thực hiện các tiêu chí đầu vào từ người dùng và tự động mô phỏng chúng thông qua sự kết hợp giữa phần mềm mô phỏng ISS (Instruction Set Simulator) và mô phỏng phần cứng RTL (Register-Transfer Level). Sau đó, RVCoTS cung cấp một quy trình đánh giá tự động để đánh giá hiệu suất và độ tin cậy của thiết kế hệ thống RISC-V. Hệ thống kiểm tra đánh giá thiết kế kiến trúc tập lệnh RISC-V RV32I của nhóm đã hoàn thành, hệ thống đã có thể mô phỏng và đánh giá thiết kế mà nhóm đã tạo ra. Hạn chế của hệ thống hiện đang dừng lại ở tập lệnh RV32I | RISC,ISS,RTG,RV32I,ISA,RVCoTS,RTL,RVCoTS |
| FCE-2024-084 | 2024 | Thiết kế hệ thống mô phỏng đánh giá mật độ giao thông trong đô thị | TS. Đoàn Duy | Khóa luận này nghiên cứu việc xây dựng một mô hình mô phỏng giao thông trong một khu vực nhằm đánh giá tình hình giao thông đô thị đang ngày càng trở nên phức tạp. Mục tiêu của khóa luận là áp dụng gói mô phỏng SUMO để xây dựng một hệ thống có thể thực hiện mô phỏng giao thông trong một khu vực và thu thập thông tin giao thông dựa trên kết quả mô phỏng. Nghiên cứu tập trung vào việc tạo ra một hệ thống có thể tính toán mật độ giao thông và thực thi mô phỏng giao thông trong khu vực đó. Phương pháp nghiên cứu bao gồm việc tìm hiểu về gói mô phỏng SUMO, đơn vị quy đổi chung trong giao thông là PCU, mối quan hệ giữa giao thông và dân số trong khu vực mục tiêu, các bước thực hiện mô phỏng và lọc dữ liệu từ kết quả mô phỏng. Kết quả của nghiên cứu là một mô hình dùng để mô phỏng giao thông ở Thành phố Thủ Đức dựa trên mật độ dân số hoặc số lượng giao thông cụ thể và thu thập thông tin giao thông của các mục tiêu cụ thể như các tuyến đường, ngã giao trong khu vực. Mô hình này có thể được dùng để áp dụng thêm các giải pháp ùn tắc giao thông đã được đề xuất, từ đó có thể kiểm tra tính khả thi cũng như so sánh các giải pháp đã được đề xuất. | Mô phỏng, Giao thông, Microscopic, Đánh giá, SUMO, Quy đổi PCU, Mật độ dân số, Mật độ giao thông, Thành phố Thủ Đức |
| FCE-2024-085 | 2024 | Bộ tăng tốc đa chế độ hiệu suất cao cho mật mã hậu lượng tử CRYSTALS-Kyber | TS. Phạm Hoài Luân, TS. Lâm Đức Khải | CRYSTALS-Kyber hay Kyber là thuật toán mật mã hậu lượng tử được NIST chuẩn hóa để bảo vệ dữ liệu trên máy tính cổ điển trước máy tính lượng tử. Các nghiên cứu phần cứng cho Kyber hiện chưa đạt tốc độ và hiệu suất cao. Đề xuất thiết kế CRYSTALS-Kyber Accelerator (CKA) hoạt động đa chế độ (tạo khóa, mã hóa, giải mã) với tốc độ cao và tiêu thụ năng lượng thấp trên cùng một phần cứng duy nhất, phù hợp cho các hệ thống nhúng và IoT yêu cầu hiệu suất cao. Ba ý tưởng chính: (1)Chia sẻ tài nguyên module trong ba chế độ hoạt động; (2)Triển khai thiết kế module Unified NTT/INTT tối ưu về tốc độ và diện tích. (3) Chỉ sử dụng Barrett Reduce và Pipeline Pointwise Multiply Accumulate để tăng tốc việc xử lý nhân đa thức phức tạp. Kết quả đạt được: Module Unified NTT/INTT trong CKA vượt trội hơn ít nhất 1,64 lần so với các nghiên cứu trước đây về Area-Delay Product (ADP); CKA đã được triển khai thành công trên nền tảng ZCU102 FPGA, đạt Power-Delay Product (PDP) tốt hơn ít nhất 12.3 lần so với các CPU cực mạnh. So với các phần cứng Kyber khác, CKA nhanh hơn ít nhất 1,43 lần và có ADP tốt hơn ít nhất 1.9 lần trong ba chế độ hoạt động. Có tổng ADP là 0.55 nhỏ hơn với mục tiêu 0.8. Bên cạnh đó nhóm có 2 bài nghiên cứu khoa học được chấp nhận tại 2 hội nghị quốc tế khác nhau. | CRYSTALS-Kyber; Post-Quantum Cryptography; Cryptography; FPGA; ASIC |
| FCE-2023-001 | 2023 | Thiết kế bàn tay robot tích hợp camera mô phỏng bàn tay người | TS. Đoàn Duy | ||
| FCE-2023-002 | 2023 | Thiết kế hệ thống tìm kiếm khuôn mặt trên FPGA | ThS. Trương Văn Cương | ||
| FCE-2023-003 | 2023 | Thiết kế và xây dựng bộ điều khiển hệ máy glovebox - ứng dụng chế tạo màng vật liệu cho cảm biến khí | ThS. Trần Quang Nguyên | ||
| FCE-2023-004 | 2023 | Cải thiện về năng lượng cho bộ tăng tốc AI tích hợp trên Ultra96-V2 cho smart camera | TS. Nguyễn Minh Sơn | ||
| FCE-2023-005 | 2023 | Thiết kế và hiện thực IP Ethernet 1Gbit/s trên FPGA | ThS. Ngô Hiếu Trường | ||
| FCE-2023-006 | 2023 | Phân loại bề mặt đất bằng mạng nơ ron tích chập hiện thực trên FPGA sử dụng kiến trúc DeeplabV3+ | ThS. Phạm Thanh Hùng | ||
| FCE-2023-007 | 2023 | Nghiên cứu, hiện thực giải thuật phát hiện khuôn mặt trên FPGA | ThS. Phan Đình Duy | ||
| FCE-2023-008 | 2023 | Thiết kế và xây dựng cánh tay robot delta ứng dụng trong phân loại sản phẩm theo màu sắc | ThS. Trần Quang Nguyên | ||
| FCE-2023-009 | 2023 | Hệ thống định lượng chất béo trong sản phẩm xúc xích dựa trên cảm biến quang phổ cận hồng ngoại | TS. Phạm Quốc Hùng | ||
| FCE-2023-010 | 2023 | Xây dựng hệ thống nhận dạng lòng bàn tay | TS. Phạm Quốc Hùng | ||
| FCE-2023-011 | 2023 | Hiện thực phương pháp nén ảnh mất mát Discrete Cosine Transform (DCT) trên phần cứng | TS. Lâm Đức Khải | ||
| FCE-2023-012 | 2023 | Tích hợp tính toán biên và máy chủ cho bài toán tìm kiếm phương tiện và con người trên khuôn khổ camera thông minh. | ThS. Trương Văn Cương | ||
| FCE-2023-013 | 2023 | Ứng dụng nền tảng android automotive trong thiết kế ứng dụng camera cho đồng hồ số của xe hai bánh | TS. Đoàn Duy | ||
| FCE-2023-014 | 2023 | Xây dựng hệ thống giám sát, điều khiển từ xa các thiết bị nhà thông minh Zigbee thông qua website và giọng nói | ThS. Phan Đình Duy | ||
| FCE-2023-015 | 2023 | Triển khai các tác vụ nhận dạng và lập kế hoạch cho xe tự hành trên hệ thống đa máy tính nhúng | ThS. Phạm Minh Quân | ||
| FCE-2023-016 | 2023 | Máy bán hàng siêu thị mini tự động: Tính toán, thiết kế, lập trình điều khiển và thực hiện giao dịch tự động | TS. Nguyễn Hoài Nhân | ||
| FCE-2023-017 | 2023 | Tối ưu streaming cho bộ tăng tốc AI tích hợp trên Ultra96-v2 cho smart camera | TS. Nguyễn Minh Sơn | ||
| FCE-2023-018 | 2023 | Nhận diện làn đường và điều hướng cho xe tự hành trên FPGA | TS. Đoàn Duy | ||
| FCE-2023-019 | 2023 | Hệ thống chữa cháy tự động - nhận dạng lửa bằng camera | ThS. Trần Quang Nguyên | ||
| FCE-2023-020 | 2023 | Thiết kế và hiện thực mô hình học sâu cho bài toán phân loại hình ảnh trên FPGA | ThS. Trương Văn Cương | ||
| FCE-2023-021 | 2023 | Thuật toán Cascade Association và thuật toán bù đắp chuyển động camera dựa trên Kalman Filter cho bài toán theo dấu đa đối tượng | ThS. Trương Văn Cương | ||
| FCE-2023-022 | 2023 | Nghiên cứu, thiết kế và hiện thực LoRaWAN Relay sử dụng năng lượng mặt trời tích hợp hệ thống antenna đa hướng | TS. Trịnh Lê Huy | ||
| FCE-2023-023 | 2023 | Hệ thống nhận diện phương tiện giao thông bằng FPGA | ThS. Phan Đình Duy | ||
| FCE-2023-024 | 2023 | Nghiên cứu và thiết kế hệ thống quản lý bãi đỗ xe ô tô tại trung tâm thương mại ứng dụng công nghệ UHF | TS. Đoàn Duy | ||
| FCE-2023-025 | 2023 | Ứng dụng phần mềm Comsol Multiphysics vào mô phỏng đặc tuyến I-V của Diode | ThS. Trần Quang Nguyên | ||
| FCE-2023-026 | 2023 | Hệ thống điều khiển tự động cho căn hộ chung cư | ThS. Phan Đình Duy | ||
| FCE-2023-027 | 2023 | Nghiên cứu và thiết kế gương thông minh | ThS. Phan Đình Duy | ||
| FCE-2023-028 | 2023 | Ứng dụng quang phổ hồng ngoại gần (NIR) để đo đường huyết không xâm lấn | TS. Phạm Quốc Hùng | ||
| FCE-2023-029 | 2023 | Nghiên cứu và thiết kế bảng giá điện tử ứng dụng trong siêu thị thông minh dựa trên công nghệ LoRa | TS. Trịnh Lê Huy | ||
| FCE-2023-030 | 2023 | Thiết kế và chế tạo trạm mặt đất nhận tín hiệu từ vệ tinh LEO dựa trên công nghệ LoRa | TS. Trịnh Lê Huy | ||
| FCE-2023-031 | 2023 | Hiện thực RISC-V trên FPGA tích hợp thêm khối bảo mật | TS. Nguyễn Minh Sơn | ||
| FCE-2023-032 | 2023 | Nghiên cứu giải pháp đề xuất món ăn phù hợp theo cá nhân ứng dụng cho tủ lạnh thông minh | TS. Đoàn Duy | ||
| FCE-2023-033 | 2023 | Thiết kế bàn cờ điện tử hỗ trợ tự động ghi nhận và hướng dẫn nước đi | TS. Đoàn Duy | ||
| FCE-2023-034 | 2023 | Nghiên cứu mô hình giao tiếp chung cho thiết bị IoT trong ứng dụng nhà thông minh | TS. Đoàn Duy | ||
| FCE-2023-035 | 2023 | Tích hợp thuật toán trao đổi dữ liệu trên công nghệ tính toán biên cho smart camera | TS. Nguyễn Minh Sơn | ||
| FCE-2023-036 | 2023 | Nghiên cứu sử dụng nền tảng Veins để xây dựng giải pháp chống kẹt xe | TS. Đoàn Duy | ||
| FCE-2023-037 | 2023 | Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IM theo kiến trúc superscalar, hỗ trợ 4-Way Set Asscosiative Cache và Branch Prediction trên FPGA | ThS. Phạm Thanh Hùng | ||
| FCE-2023-038 | 2023 | Thiết kế và hiện thực lõi vi xử lý RISC-V RV32IF hỗ trợ 4-Way Set Associative Cache và bộ tạo số ngẫu nhiên thực trên FPGA | ThS. Phạm Thanh Hùng | ||
| FCE-2023-039 | 2023 | Nghiên cứu và xây dựng mô hình robot phục vụ quán cà phê | ThS. Nguyễn Thanh Thiện | ||
| FCE-2023-040 | 2023 | Hiện thực MIPS 32-bit Superscalar trên FPGA | TS. Nguyễn Hoài Nhân | ||
| FCE-2023-041 | 2023 | Ứng dụng phần mềm Comsol Multiphysics vào mô phỏng đặc tuyến I-V của Diode | ThS. Trần Quang Nguyên | ||
| FCE-2023-042 | 2023 | Robot vận chuyển hàng tự động | TS. Phạm Quốc Hùng | ||
| FCE-2023-043 | 2023 | Thiết kế hệ thống nhận diện lòng bàn tay người | TS. Phạm Quốc Hùng | ||
| FCE-2023-044 | 2023 | Nghiên cứu cải tiến khối nhận dạng YOLOv2 tích hợp trên board Ultra96v2 cho smart camera. | TS. Nguyễn Minh Sơn | ||
| FCE-2023-045 | 2023 | Thiết kế robot Scara - ứng dụng phân loại sản phẩm bằng xử lý ảnh | ThS. Trần Quang Nguyên | ||
| FCE-2023-046 | 2023 | Hiện thực phương thức định hướng tự động cho xe tự hành bằng FPGA | TS. Lâm Đức Khải | ||
| FCE-2023-047 | 2023 | Nghiên cứu thiết kế bục giảng thông minh cho lớp học Hybrid | TS. Nguyễn Minh Sơn | ||
| FCE-2023-048 | 2023 | Thiết kế và hiện thực kiến trúc phần cứng mạng máy tính nhúng – vi điều khiển cho xe tự hành | ThS. Phạm Minh Quân | ||
| FCE-2023-049 | 2023 | Thiết kế và hiện thực lõi vi xử lý RISC-V RV64IF hỗ trợ 4-Way Set Associative Cache và Branch Prediction trên FPGA | ThS. Phạm Thanh Hùng | ||
| FCE-2023-050 | 2023 | Thiết kế và hiện thực phần cứng tăng tốc giải thuật Integer Motion Estimation trong hệ thống nén video HEVC | TS. Lâm Đức Khải | ||
| FCE-2023-051 | 2023 | Thiết kế và chế tạo thiết bị định vị trong nhà sử dụng công nghệ LoRa | TS. Trịnh Lê Huy | ||
| FCE-2023-052 | 2023 | Thiết bị bay không người lái vận chuyển túi sơ cứu y tế khẩn cấp | ThS. Phạm Minh Quân | ||
| FCE-2023-053 | 2023 | Nghiên cứu, thiết kế và hiện thực thiết bị đo đạc và hệ thống hiển thị mức độ bao phủ của gateway LoRaWan | TS. Trịnh Lê Huy | ||
| FCE-2023-054 | 2023 | Hiện thực mô hình phát hiện và tránh vật cản trên đường trong điều khiển xe tự hành | ThS. Trần Hoàng Lộc | ||
| FCE-2023-055 | 2023 | Thiết kế và hiện thực thuật toán mã hóa trên RISC-V | ThS. Hồ Ngọc Diễm | ||
| FCE-2023-056 | 2023 | Nghiên cứu và xây dựng mô hình robot phục vụ nhà hàng | ThS. Phan Đình Duy | ||
| FCE-2023-057 | 2023 | Nghiên cứu giải thuật SLAM trong không gian 3D ứng dụng lên robot tự hành leo thang | ThS. Phạm Minh Quân | ||
| FCE-2023-058 | 2023 | Thiết kế bàn cờ điện tử hỗ trợ tự động ghi nhận và hướng dẫn nước đi | TS. Đoàn Duy | ||
| FCE-2023-059 | 2023 | Hiện thực hóa kỹ thuật nén ảnh Dynamic Huffman Coding | TS. Lâm Đức Khải | ||
| FCE-2023-060 | 2023 | Robot vận chuyển hàng tự động | TS. Phạm Quốc Hùng | ||
| FCE-2023-061 | 2023 | Thiết kế và hiện thực các thiết bị IoT ứng dụng cho việc giám sát và điều khiển nhà thông minh sử dụng BLE Mesh | ThS. Phan Đình Duy | ||
| FCE-2023-062 | 2023 | Thiết kế phần mềm mô phỏng chuyển động của xe tự hành | ThS. Phạm Minh Quân | ||
| FCE-2022-001 | 2022 | Nghiên cứu thiết kế bộ vi xử lý MIPS32 theo kiến trúc superscalar | ThS. Phạm Minh Quân | ||
| FCE-2022-002 | 2022 | Nghiên cứu và phát triển mô hình CNN trên phần cứng | TS. Lâm Đức Khải | ||
| FCE-2022-003 | 2022 | Nghiên cứu và phát triển mô hình CNN trên phần cứng | TS. Lâm Đức Khải | ||
| FCE-2022-004 | 2022 | Thiết kế hệ thống hỗ trợ tư vấn chăm sóc bệnh trên lá cây xoài ứng dụng kỹ thuật máy học | TS. Đoàn Duy | ||
| FCE-2022-005 | 2022 | Nghiên cứu tích hợp ROS2 và RTOS cho robot tự hành | ThS. Phạm Minh Quân | ||
| FCE-2022-006 | 2022 | Xây dựng thư viện API để phát triển ứng dụng hỗ trợ nông nghiệp chính xác | TS. Đoàn Duy | ||
| FCE-2022-007 | 2022 | Nghiên cứu quy trình biên dịch cho MIPS core 32 bits | TS. Nguyễn Minh Sơn | ||
| FCE-2022-008 | 2022 | Nghiên cứu tích hợp ROS2 và RTOS cho robot tự hành | ThS. Phạm Minh Quân | ||
| FCE-2022-009 | 2022 | Thiết kế mô hình tủ lạnh thông minh ứng dụng kỹ thuật máy học | TS. Đoàn Duy | ||
| FCE-2022-010 | 2022 | Nghiên cứu thiết kế bộ vi xử lý MIPS32 theo kiến trúc superscalar | TS. Nguyễn Minh Sơn | ||
| FCE-2022-011 | 2022 | Nghiên cứu và cải tiến video streaming cho smart camera trên SOC ULTRA96-V2 | TS. Nguyễn Minh Sơn | ||
| FCE-2022-012 | 2022 | Nghiên cứu và thực hiện hệ thống truy xuất nguồn gốc vắc xin Covid-19 với công nghệ Blockchain và IoT | TS. Đoàn Duy | ||
| FCE-2022-013 | 2022 | Nghiên cứu và cải tiến thuật toán nhận dạng hành vi của người già cho ElderRobot | TS. Nguyễn Minh Sơn | ||
| FCE-2022-014 | 2022 | Thiết kế hệ thống hỗ trợ tư vấn chăm sóc bệnh trên lá cây cà chua ứng dụng kỹ thuật máy học | TS. Đoàn Duy | ||
| FCE-2022-015 | 2022 | Nghiên cứu và tối ưu thiết kế phần cứng tạo block cho mạng Ethereum Blockchain | ThS. Trần Văn Quang | ||
| FCE-2022-016 | 2022 | Một hiện thực phần cứng cho bài toán tìm đường đi ngắn nhất trong mê cung 10x10 bằng Deep-Q-Learning | ThS. Phạm Thanh Hùng | ||
| FCE-2022-017 | 2022 | Ứng dụng phân tích quang phổ cận hồng ngoại trong kiểm định chất lượng sản phẩm thịt | TS. Phạm Quốc Hùng | ||
| FCE-2022-018 | 2022 | Thiết kế và hiện thực bộ vi xử lý Risc-V 32 bit sử dụng kiến trúc Superscalar hỗ trợ bộ điều khiển Cache Associative 4-Way và đơn vị quản lý bộ nhớ trên FPGA. | ThS. Phạm Thanh Hùng | ||
| FCE-2022-019 | 2022 | Hiện thực mạng trên chip dựa trên thuật toán XY và giao thức bắt tay trên FPGA | ThS. Trương Văn Cương | ||
| FCE-2022-020 | 2022 | Triển khai hệ thống đào Bitcoin đa lõi SHA-256 sử dụng chuyển đổi mở rộng trên FPGA | ThS. Phạm Thanh Hùng | ||
| FCE-2022-021 | 2022 | Ứng dụng nhận dạng khuôn mặt trong đóng mở cửa tự động cho nhà thông minh | TS. Phạm Quốc Hùng | ||
| FCE-2022-022 | 2022 | Nhận diện làn đường bằng phần cứng AI trên FPGA | TS. Lâm Đức Khải | ||
| FCE-2022-023 | 2022 | Thiết kế và hiện thực phần cứng tăng tốc giải thuật Intra Prediction trong hệ thống nén video HEVC | TS. Lâm Đức Khải | ||
| FCE-2022-024 | 2022 | Thiết kế và hiện thực lõi IP JTAG cho vi xử lý MIPS 32-bit | ThS. Phạm Thanh Hùng | ||
| FCE-2022-025 | 2022 | MobileNetV2 trên FPGA Ultra96-V2 ứng dụng camera thông minh | TS. Nguyễn Hoài Nhân | ||
| FCE-2022-026 | 2022 | Mô phỏng và hiện thực 32-bit Risc-V CPU trên FPGA | TS. Nguyễn Minh Sơn | ||
| FCE-2022-027 | 2022 | Thiết kế và hiện thực thuật toán kiểm tra chữ kí số RSA trên FPGA. | ThS. Phạm Thanh Hùng | ||
| FCE-2022-028 | 2022 | Thiết kế hệ thống phát hiện làn đường cho xe tự hành dựa trên phần cứng | TS. Lâm Đức Khải | ||
| FCE-2022-029 | 2022 | Thiết kế hệ thống giao tiếp tín hiệu không dây dựa trên phần cứng cho AI | TS. Lâm Đức Khải | ||
| FCE-2022-030 | 2022 | Thiết kế hệ thống giàn phơi đồ tự động nhằm phù hợp với không gian vừa và nhỏ | ThS. Trần Quang Nguyên | ||
| FCE-2022-031 | 2022 | Nghiên cứu và thiết kế mô hình học tăng cường trên FPGA với môi trường Cartpole | ThS. Trần Văn Quang | ||
| FCE-2022-032 | 2022 | Thiết kế và hiện thực mạng nơ ron tích chập trên FPGA sử dụng kiến trúc Xception | TS. Nguyễn Minh Sơn | ||
| FCE-2022-033 | 2022 | Nghiên cứu thiết kế vi mạch quản lý nguồn trên SoC | TS. Nguyễn Minh Sơn | ||
| FCE-2022-034 | 2022 | Thiết kế hệ thống nhúng định lượng không xâm lấn nồng độ glucose dựa trên cảm biến quang | TS. Phạm Quốc Hùng | ||
| FCE-2022-035 | 2022 | Thiết kế và hiện thực phương pháp nén ảnh hiệu quả trên phần cứng: Microshift | TS. Lâm Đức Khải | ||
| FCE-2022-036 | 2022 | Thiết kế và hiện thực phương pháp nén ảnh hiệu quả trên phần cứng: Microshift | TS. Lâm Đức Khải | ||
| FCE-2022-037 | 2022 | Thiết kế gương thông minh điều khiển theo kịch bản người dùng | TS. Đoàn Duy | ||
| FCE-2022-038 | 2022 | Thiết kế và hiện thực kiến trúc Deep Q-Network với môi trường Mountaincar trên phần cứng | TS. Lâm Đức Khải | ||
| FCE-2022-039 | 2022 | Nghiên cứu và thiết kế hệ thống phát hiện cháy trên SoC-FPGA | ThS. Ngô Hiếu Trường | ||
| FCE-2022-040 | 2022 | Ứng dụng thuật toán phát hiện đối tượng trên SoC-FPGA sử dụng Opencl | ThS. Ngô Hiếu Trường | ||
| FCE-2022-041 | 2022 | Hiện thực giải thuật Deep Q-Network (DQN) trên phần cứng với môi trường Cartpole | TS. Nguyễn Minh Sơn | ||
| FCE-2022-042 | 2022 | Bộ tăng tốc AI tích hợp trên Ultra96-V2 cho smart camera | TS. Nguyễn Minh Sơn | ||
| FCE-2022-043 | 2022 | Nghiên cứu hệ thống hỗ trợ điều tiết cảm xúc bằng ánh sáng | TS. Đoàn Duy | ||
| FCE-2022-044 | 2022 | Nhận diện lửa | TS. Đoàn Duy | ||
| FCE-2022-045 | 2022 | Nghiên cứu hệ thống hỗ trợ điều chỉnh cảm xúc bằng âm nhạc | TS. Đoàn Duy | ||
| FCE-2022-046 | 2022 | Thiết kế hệ thống tự cân bằng ba trục để phát triển các ứng dụng chi phí thấp và độ tin cậy cao | TS. Đoàn Duy | ||
| FCE-2022-047 | 2022 | Nghiên cứu sử dụng nền tảng flutter trong thiết kế đồng hồ số cho phương tiện hai bánh | TS. Đoàn Duy | ||
| FCE-2022-048 | 2022 | Phát triển hệ thống nhận diện khuôn mặt và giọng nói tích hợp cho gương thông minh | TS. Đoàn Duy | ||
| FCE-2021-001 | 2021 | Robot tránh vật cản sử dụng công nghệ LIDAR | |||
| FCE-2021-002 | 2021 | Hệ thống giám sát xe tự hành theo line trong kho | |||
| FCE-2021-003 | 2021 | Hiện thực vòng đeo tay đo thân nhiệt và tracking | |||
| FCE-2021-004 | 2021 | Hệ thống camera thông minh phát hiện các hành vi bất thường | |||
| FCE-2021-005 | 2021 | Bộ phát sinh chương trình kiểm tra ngẫu nhiên cho thiết kế RISC-V | |||
| FCE-2021-006 | 2021 | Phát triển và nâng cấp hệ thống đo lường chất lượng bể cá cây xanh trong tòa nhà | |||
| FCE-2021-007 | 2021 | Loa thông minh dan dạng và điều khiển bằng giọng nói cho các thiết bị trong nhà | |||
| FCE-2021-008 | 2021 | Hệ thống phát hiện buồn ngủ cho tài xế sử dụng xử lý ảnh | |||
| FCE-2021-009 | 2021 | Thiết kế bộ điều khiển cache 2 mục | |||
| FCE-2021-010 | 2021 | Robot tránh vật cản sử dụng công nghệ LIDAR | |||
| FCE-2021-011 | 2021 | Drone hỗ trợ thu hoạch trong nông nghiệp | |||
| FCE-2021-012 | 2021 | Thiết kế bộ xử lý theo vi kiến trúc OOO | |||
| FCE-2021-013 | 2021 | Nghiên cứu và ứng dụng Bluetooth mesh vào hệ thống thông minh | |||
| FCE-2021-014 | 2021 | Hệ thống giám sát xe tự hành theo line trong kho | |||
| FCE-2021-015 | 2021 | Xây dựng chương trình phân vùng ảnh đường giao thông Việt Nam | |||
| FCE-2021-016 | 2021 | Nghiên cứu và thiết kế hệ thống trợ lý ảo tiếng Việt offline trên nền tảng hệ thống nhúng | |||
| FCE-2021-017 | 2021 | Gương thông minh | |||
| FCE-2021-018 | 2021 | Hệ thống nhúng định danh người qua nhận dạng khuôn mặt | |||
| FCE-2021-019 | 2021 | Thiết kế robot tự phát hiện và thu hoạch nông sản | |||
| FCE-2021-020 | 2021 | Xây dưựng chương trình điều khiển xe tự hành ứng dụng Deep Learning | |||
| FCE-2021-021 | 2021 | Nghiên cứu và thực hiện thuật toán CNN (YOLO) trên Zedboard ZYNQ 7000 | |||
| FCE-2021-022 | 2021 | Thiết kế bộ xử lý kiến trúc RISC-V hỗ trợ chế độ giám sát | |||
| FCE-2021-023 | 2021 | Hệ thống ước tính vận tốc phương tiện | |||
| FCE-2021-024 | 2021 | Phát hiện và loại bỏ mắt kính trên ảnh khuôn mặt người | |||
| FCE-2021-025 | 2021 | Xây dựng hệ thống quản lý kho ứng dụng công nghệ giao tiếp không dây công suất thấp | |||
| FCE-2021-026 | 2021 | Xây dựng robot đa hướng tự hành theo quỹ đạo từ bản đồ Google và tự tránh vật cản | |||
| FCE-2021-027 | 2021 | Nghiên cứu thử nghiệm thiết bị nhận dạng tài xế lái xe ô tô | |||
| FCE-2021-028 | 2021 | Nghiên cứu và hiện thực camera nhận dạng công nhân đảm bảo an toàn lao động trong xây dựng | |||
| FCE-2021-029 | 2021 | Hiện thực hệ thống điểm danh sinh viên trong lớp học bằng sự tích hợp công nghệ AI trên hệ thống nhúng | |||
| FCE-2021-030 | 2021 | Thiết kế bộ tăng tốc tính toán CNN | |||
| FCE-2021-031 | 2021 | Nghiên cứu phương pháp xử lý ảnh và ứng dụng vào các quá trình điều khiển robot nhện 6 chân | |||
| FCE-2021-032 | 2021 | Xây dựng chương trình tạo ảnh bird-view cho xe hơi từ các camera xung quanh | |||
| FCE-2021-033 | 2021 | Hệ thống định vị và cảnh báo nguy hiểm trong nhà sử dụng công nghệ UWB | |||
| FCE-2021-034 | 2021 | Nhận khuôn mặt real-time với mô hình facenet và ứng dụng IoT Platform | |||
| FCE-2020-001 | 2020 | Nghiên Cứu, Mô Phỏng Và Hiện Thực Arm Cortex M0 Trên Fpga | |||
| FCE-2020-002 | 2020 | Nghiên Cứu Và Phát Triển Thiết Bị Gương Thông Minh Kết Hợp Xử Lý Ảnh Ứng Dụng Vào Thực Tế | |||
| FCE-2020-003 | 2020 | Nghiên Cứu Phương Pháp Xác Thực Bằng Mống Mắt Ứng Dụng Vào Nhà Thông Minh | |||
| FCE-2020-004 | 2020 | Hiện Thực Hệ Thống Quản Lý Giám Sát Cửa Ra Vào Sử Dụng Khóa Thông Minh | |||
| FCE-2020-005 | 2020 | Thiết Kế Bộ Khóa Thông Minh Sử Dụng Công Nghệ Ble Mesh | |||
| FCE-2020-006 | 2020 | Thiết Kế Hệ Thống Quan Trắc Trực Tuyến Không Dây Ứng Dụng Mô Hình Vô Tuyến Zigbee | |||
| FCE-2020-007 | 2020 | Triển Khai Phần Mềm Trên Thiết Bị Nhúng | |||
| FCE-2020-008 | 2020 | Triển Khai Phần Mềm Trên Thiết Bị Nhúng | |||
| FCE-2020-009 | 2020 | Thiết Kế Và Hiện Thực Mạng Nơ-Ron Tích Chập Trên Fpga | |||
| FCE-2020-010 | 2020 | Thiết Kế Smart Camera Hỗ Trợ Phát Hiện Vi Phạm Giao Thông | |||
| FCE-2020-011 | 2020 | Nghiên Cứu Tích Hợp Thuật Toán Nhận Diện Và Theo Dõi Mặt Người Thời Gian Thực Sử Dụng Công Nghệ Fpga De10 | |||
| FCE-2020-012 | 2020 | Xây Dựng Hệ Thống Giám Sát Cảnh Báo Và Điều Khiển Nhà Nấm | |||
| FCE-2020-013 | 2020 | Hệ Thống Đo Lường Chất Lượng Bể Cá Cây Xanh Trong Tòa Nhà Sử Dụng Bluetooth Mesh | |||
| FCE-2020-014 | 2020 | Hiện Thực Mạng Mesh Cho Ứng Dụng Indoor Dựa Trên Chip Nrf52832 | |||
| FCE-2020-015 | 2020 | ||||
| FCE-2020-016 | 2020 | Nghiên Cứu, Thiết Kế Và Hiện Thực Hệ Thống Nhà Thông Minh Tích Hợp Công Nghệ Trí Tuệ Nhân Tạo | |||
| FCE-2020-017 | 2020 | Thiết Kế Bộ Chuyển Đổi Tín Hiệu Tương Tự Sang Tín Hiệu Số Tốc Độ Cao, Độ Phân Giải Thấp Sử Dụng Tiến Trình 90Nm Cmos Kỹ Thuật Số | |||
| FCE-2020-018 | 2020 | Thiết Kế Bộ Chuyển Đổi Tín Hiệu Tương Tự Sang Tín Hiệu Số Tốc Độ Cao, Độ Phân Giải Thấp Sử Dụng Tiến Trình 90Nm Cmos Kỹ Thuật Số | |||
| FCE-2020-019 | 2020 | Nghiên Cứu Và Triển Khai Nhận Dạng Khuôn Mặt Trong Nhà Máy Thông Minh | |||
| FCE-2020-020 | 2020 | Robot Phân Loại Và Sắp Xếp Hàng Hóa Trong Kho Bãi | |||
| FCE-2020-021 | 2020 | Hệ Thống Bãi Đỗ Xe Thông Minh Và Ứng Dụng Đặt Giữ Chỗ Xe | |||
| FCE-2020-022 | 2020 | Ứng Dụng Hololens Trong Bất Động Sản | |||
| FCE-2020-023 | 2020 | Ứng Dụng Giải Thuật Tesseract Cho Camera Thông Minh Nhận Dạng Biển Số Xe Gắn Máy | |||
| FCE-2020-024 | 2020 | Camera Thông Minh Nhận Dạng Hoạt Động Người | |||
| FCE-2020-025 | 2020 | Robot Dẫn Đường Xây Dựng Bản Đồ Và Xác Định Vị Trí Sử Dụng Thị Giác Máy Tính | |||
| FCE-2020-026 | 2020 | Nghiên Cứu Và Hiện Thực Iot Gateway Và Phát Triển Driver Trên Linux | |||
| FCE-2020-027 | 2020 | Thiết Bị Hỗ Trợ Người Lái Xe | |||
| FCE-2020-028 | 2020 | Thiết Kế Và Chế Tạo Thiết Bị Đọc Uhf Rfid Cầm Tay Hỗ Trợ Thanh Toán Nhanh Trong Siêu Thị | |||
| FCE-2020-029 | 2020 | Design And Implementation Smart Lock Based On Multi | |||
| FCE-2020-030 | 2020 | Smartlock Anroid | |||
| FCE-2020-031 | 2020 | Bãi Đỗ Xe Thông Minh | |||
| FCE-2020-032 | 2020 | Phát Hiện Và Nhận Dạng Phương Tiện Giao Thông Sử Dụng Deep Learning | |||
| FCE-2020-033 | 2020 | Nghiên Cứu Thuật Toán Ssd Và Áp Dụng Vào Nhận Diện Biển Số Xe Máy | |||
| FCE-2020-034 | 2020 | Nghiên Cứu Và Phát Triển Hệ Thống Đào Bitcoin Trên Nền Tảng Fpga | |||
| FCE-2020-035 | 2020 | Nghiên Cứu Thiết Kế Giải Thuật Nhận Dạng Và Theo Dõi Khuôn Mặt | |||
| FCE-2020-036 | 2020 | Hiện Thực Mạng Mesh Trong Smart Home Sử Dụng Ble 5.1 | |||
| FCE-2020-037 | 2020 | Nghiên Cứu Giải Thuật Truy Vết Người Bằng Thị Giác Máy Tính | |||
| FCE-2020-038 | 2020 | Bộ Xử Lý Của Robot Chơi Cờ | |||
| FCE-2020-039 | 2020 | Hệ Thống Phân Loại Trái Cây Theo Màu Sắc Và Kích Thước Qua Hình Ảnh Từ Camera | |||
| FCE-2020-040 | 2020 | Xây Dựng Giải Pháp Kiểm Soát Ra Vào Bằng Rfid Và Nhận Diện Khuôn Mặt | |||
| FCE-2020-041 | 2020 | Nghiên Cứu Và Xây Dựng Chương Trình Điều Khiển Xe Tự Hành Với Deep Learning | |||
| FCE-2020-042 | 2020 | Phát Hiện Và Nhận Dạng Trái Thanh Long | |||
| FCE-2020-043 | 2020 | Xây Dựng Hệ Thống Khóa Thông Minh Nhận Diện Khuôn Mặt Với Yolo Trên Soc Nano Jetson | |||
| FCE-2020-044 | 2020 | Biến Thể Chip Nâng Cao Trong Phân Tích Thời Gian Tĩnh | |||
| FCE-2020-045 | 2020 | Nghiên Cứu Tích Hợp Thuật Toán Nhận Diện Và Theo Dõi Mặt Người Thời Gian Thực Sử Dụng Công Nghệ Fpga De10 | |||
| FCE-2020-046 | 2020 | Giải Pháp Tổng Thể Kiểm Soát Ra Vào | |||
| FCE-2020-047 | 2020 | Nghiên Cứu Thuật Toán Ssd Và Áp Dụng Vào Nhận Diện Biển Số Xe Máy | |||
| FCE-2020-048 | 2020 | Mô Phỏng Và Hiện Thực 32 | |||
| FCE-2020-049 | 2020 | Quản Lý Môi Trường Nước | |||
| FCE-2020-050 | 2020 | Xây Dựng Hệ Thống Theo Dõi Chất Lượng Không Khí | |||
| FCE-2020-051 | 2020 | Nghiên Cứu Các Thuật Toán Về Deep Learning Và Áp Dụng Vào Bài Toán Nhận Dạng Ảnh Khiêu Dâm | |||
| FCE-2020-052 | 2020 | Nghiên Cứu Tích Hợp Thuật Toán Nhận Diện Và Theo Dõi Mặt Người Thời Gian Thực Sử Dụng Công Nghệ Fpga De10 | |||
| FCE-2020-053 | 2020 | Nghiên Cứu Và Hiện Thực Phần Cứng Hàm Scrypt Của Giải Thuật Tạo Khối Trong Hệ Thống Litecoin Blockchain | |||
| FCE-2020-054 | 2020 | Nhận Diện Và Phân Loại Ảnh Và Video Có Nội Dung Nhạy Cảm Bằng Mạng Thần Kinh Học Sâu | |||
| FCE-2019-001 | 2019 | Cánh Tay Mô Phỏng Cử Động Sử Dụng Flex Sensor | |||
| FCE-2019-002 | 2019 | ||||
| FCE-2019-003 | 2019 | Điều Khiển Hệ Thống Đèn Led Theo Dmx Thủ Công Và Bằng Ứng Dụng Android | |||
| FCE-2019-004 | 2019 | Định Danh Người Nói Và Ứng Dụng Trong Điều Khiển Mở Đóng Cửa | |||
| FCE-2019-005 | 2019 | Giải Pháp Quản Lý Nhân Sự Ứng Dụng Rfid Và Vân Tay | |||
| FCE-2019-006 | 2019 | Hệ Thống Cảnh Báo Nguy Hiểm Tại Các Đoạn Giao Nhau Với Đường Sắt Sử Dụng Công Nghệ Giao Tiếp Lora | |||
| FCE-2019-007 | 2019 | Hệ Thống Cảnh Báo Và Cập Nhật Tình Trạng Giao Thông | |||
| FCE-2019-008 | 2019 | Hệ Thống Giữ Xe Bán Tự Động_Cd | |||
| FCE-2019-009 | 2019 | Hiện Thực Bộ Giả Lập Kênh Truyền Mimo Trên Phần Cứng Cho Wlan 802.11Ac | |||
| FCE-2019-010 | 2019 | Hiện Thực Phần Cứng Mã Hóa Và Giải Mã Aes | |||
| FCE-2019-011 | 2019 | Houston123 Training Center Management Application On Android Device | |||
| FCE-2019-012 | 2019 | Implement Place And Route Automation Flow In Digital Circuit Design | |||
| FCE-2019-013 | 2019 | Local Weathermonitoring Forecasting System | |||
| FCE-2019-014 | 2019 | Nghiên Cứu Thiết Kế Smartlock Sử Dụng Công Nghệ Ble 5.0 | |||
| FCE-2019-015 | 2019 | Nghiên Cứu Thiết Kế Thiết Bị Smart | |||
| FCE-2019-016 | 2019 | Nghiên Cứu Thiết Kế Và Hiện Thực Ip Tách Cảnh Nền | |||
| FCE-2019-017 | 2019 | Nghiên Cứu Và Hiện Thực Bộ Phát Hiện Tín Hiệu Trên Hệ Thống Massive Mimo | |||
| FCE-2019-018 | 2019 | Nghiên Cứu Và Phát Triển Hệ Thống Hướng Dẫn Di Chuyển Bằng Giọng Nói | |||
| FCE-2019-019 | 2019 | Nghiên cứu và phát triển hệ thống quản lý và đánh giá nhân viên trong trường học | |||
| FCE-2019-020 | 2019 | Nghiên Cứu Và Thiết Kế Hệ Thống Mimo Coding Transmit Beamforming | |||
| FCE-2019-021 | 2019 | Nghiên Cứu Và Thiết Kế Hệ Thống Uplink Scma Cho Công Nghệ 5G | |||
| FCE-2019-022 | 2019 | Nghiên Cứu Và Ứng Dụng Nền Tảng H.A Vào Ht Nhà Thông Minh | |||
| FCE-2019-023 | 2019 | Nghiên Cứu, Hiện Thực Và Kiểm Tra Arm Cortex M0 Trên Fpga | |||
| FCE-2019-024 | 2019 | Nghiên Cứu Và Hiện Thực Phần Cứng Bộ Mã Hóa Giải Mã Của Thuật Toán Ldpc Min | |||
| FCE-2019-025 | 2019 | Nhận Diện Khuôn Mặt Và Kết Hợp Với Hệ Thống Rfid Để Điểm Danh | |||
| FCE-2019-026 | 2019 | Nhận Diện Và Theo Dõi Mặt Người Theo Thời Gian Thực | |||
| FCE-2019-027 | 2019 | Phát Hiện Và Nhận Dạng Biển Báo Giao Thông Ở Việt Nam | |||
| FCE-2019-028 | 2019 | Phát Hiện Và Trích Xuất Thông Tin Biển Số Xe | |||
| FCE-2019-029 | 2019 | Research And Design High | |||
| FCE-2019-030 | 2019 | Research, Design And Develop A Personal Health Monitoring System | |||
| FCE-2019-031 | 2019 | Researching About The Design Of 8 | |||
| FCE-2019-032 | 2019 | Smart Secutiry Camera | |||
| FCE-2019-033 | 2019 | Thiết Kế Bộ Điều Khiển Với 1D 2D | |||
| FCE-2019-034 | 2019 | Thiết Kế Và Hiện Thực Ip Camera Trên Zynq | |||
| FCE-2019-035 | 2019 | Thiết Kế Và Hiện Thực Vi Mạch Điều Khiển Led Trực Tiếp Từ Nguồn Ac Với Hiệu Suất Cao Và Có Thể Mở | |||
| FCE-2019-036 | 2019 | Ứng Dụng Công Nghệ Nhận Diện Hình Ảnh Trong Việc Chế Tạo Robot Nhặt Bóng Tennis | |||
| FCE-2019-037 | 2019 | Ứng Dụng Điều Khiển Đèn Led Theo Dmx | |||
| FCE-2019-038 | 2019 | Ứng Dụng Ios Quản Lý Học Vụ Trung Tâm Đào Tạo Houston 123 | |||
| FCE-2019-039 | 2019 | Ứng Dụng Quản Lý Tình Trạng Sử Dụng Gas Và Các Cảnh Báo Liên Quan | |||
| FCE-2019-040 | 2019 | Ứng Dụng Trí Tuệ Nhân Tạo Vào Điều Khiển Thiết Bị | |||
| FCE-2019-041 | 2019 | Ứng Dụng Xử Lý Ảnh Và Điểm Vật Thể Trên Kit Nvidia | |||
| FCE-2019-042 | 2019 | Xây Dựng Bộ Điều Khiển Nhạc Nước Mini | |||
| FCE-2019-043 | 2019 | Xây Dựng Các Thiết Bị Điều Khiển Và Cảm Biến Trong Nhà Trên Nền Tảng Bluetooth Sử Dụng Nrf52832 | |||
| FCE-2019-044 | 2019 | Xây Dựng Gateway Cho Smarthome | |||
| FCE-2019-045 | 2019 | Xây Dựng Hệ Thống Giám Sát Chất Lượng Không Khí Tự Động Dựa Trên Nền Tảng Công Nghệ Điện Toán Sương Mù | |||
| FCE-2019-046 | 2019 | Xây Dựng Ứng Dụng Trợ Giúp Người Khiếm Thị | |||
| FCE-2018-001 | 2018 | Thiết bị theo dõi sức khỏe, sử dụng cảm biến SPO2 và nhịp tim | |||
| FCE-2018-002 | 2018 | Nghiên cứu, mô phỏng và hiện thực ARM cortex M0 trên FPGA | |||
| FCE-2018-003 | 2018 | Hệ thống chấm công vân tay cho văn phòng | |||
| FCE-2018-004 | 2018 | Hệ thống tripod tự quay theo hướng người sử dụng | |||
| FCE-2018-005 | 2018 | Nghiên cứu thiết kế bộ xử lý kiến trúc MIPS 32 bits | |||
| FCE-2018-006 | 2018 | Phân loại các giai đoạn của bệnh lý võng mạc đái tháo đường ứng dụng mô hình học sâu | |||
| FCE-2018-007 | 2018 | Thiết kế hệ thống định vị để hỗ trợ cứu nạn trên biển sử dụng công nghệ truyền thông LoRa | |||
| FCE-2018-008 | 2018 | Ma trận nước mini | |||
| FCE-2018-009 | 2018 | Xe tự theo sau đối tượng | |||
| FCE-2018-010 | 2018 | Hiện thực hệ thống SoC phần cứng lớp mac cho giao thức truyền thông không dây tốc độ cao trong công nghiệp | |||
| FCE-2018-011 | 2018 | Hiện thực giải thuật Block Diagonalization trên hệ thống MU-MIMO 4×4 sử dụng SPP | |||
| FCE-2018-012 | 2018 | Hệ thống đo điện năng | |||
| FCE-2018-013 | 2018 | Hệ thống chuẩn đoán sức khỏe | |||
| FCE-2018-014 | 2018 | Nghiên cứu và hiện thực USB 2.0 Function IP core trên kit FPGA | |||
| FCE-2018-015 | 2018 | Vườn rau thủy canh thông minh sử dụng ánh sáng đèn LED | |||
| FCE-2018-016 | 2018 | Nghiên cứu, thiết kế và xây dựng hệ thống đơn giản giám sát trong tòa nhà cao tầng sử dụng công nghệ LoRa | |||
| FCE-2018-017 | 2018 | Security Robot phát hiện tiếng động có tích hợp camera | |||
| FCE-2018-018 | 2018 | Trợ lý ảo thông minh trợ giúp điều khiển các hoạt động trong smarthome và smartphone bằng tiếng việt | |||
| FCE-2018-019 | 2018 | Hệ thống quản lý vườn rau thông qua website | |||
| FCE-2018-020 | 2018 | Xây dựng hệ thống điểm danh tự động bằng RFID | |||
| FCE-2018-021 | 2018 | Hệ thống theo dõi sức khỏe thông minh cho bệnh nhân và người cao tuổi (tại nhà, bệnh viện…) | |||
| FCE-2018-022 | 2018 | Phát hiện và nhận diện vật thể | |||
| FCE-2018-023 | 2018 | Mã hóa dữ liệu và hiện thực tấn công kênh bên trên FPGA | |||
| FCE-2018-024 | 2018 | Nghiên cứu và thiết kế IP I2C, SPI ứng dụng cho vi mạch điều khiển LED | |||
| FCE-2018-025 | 2018 | Nghiên cứu thiết kế và mô phỏng vi mạch AC-DC LED driver 24w | |||
| FCE-2018-026 | 2018 | Xây dựng hệ thống điều khiển điện trong nhà sử dụng Mesh Network Zigbee và điều khiển từ xa qua smartphone | |||
| FCE-2018-027 | 2018 | Nghiên cứu và hiện thực thuật toán giải mã tín hiệu MIMO 4x4 cho hệ thống WLAN 802.11 | |||
| FCE-2018-028 | 2018 | Nghiên cứu và hiện thực hệ thống MIMO 2x2 trên FPGA | |||
| FCE-2018-029 | 2018 | Tìm hiểu thuật toán quét hết phần diện tích của 1 khu vực bất kì với quảng đường di chuyển ngắn nhất | |||
| FCE-2018-030 | 2018 | Hệ thống vườn thông minh điều khiển qua ứng dụng di động | |||
| FCE-2018-031 | 2018 | Hệ thống dự giờ trực tuyến và tự đánh giá chất không khí lớp học | |||
| FCE-2017-001 | 2017 | Nghiên cứu thuật toán phát hiện người di chuyển tích hợp trên Raspberry Pi 3 | |||
| FCE-2017-002 | 2017 | Nghiên cứu thiết kế CPU 32 bit theo kiến trúc MIPS trên FPGA | |||
| FCE-2017-003 | 2017 | Nghiên cứu và thiết kế TIQ Flash ADC 8 bit tốc độ cao sử dụng công nghệ CMOS 90nm | |||
| FCE-2017-004 | 2017 | Xây dựng SmartLock sử dụng công nghệ Bluetooth Low Energy 4.1 | |||
| FCE-2017-005 | 2017 | Nghiên cứu thiết kế bộ chuyển đổi tín hiệu tương tự sang số 8 bit ở công nghệ CMOS 180nm (8-bit flash ADC) | |||
| FCE-2017-006 | 2017 | Nghiên cứu thiết kế 256 bytes SRAM sử dụng 6T cell | |||
| FCE-2017-007 | 2017 | Nghiên cứu, thiết kế và mô phỏng vi mạch AC - LED Driver sử dụng công nghệ CMOS 180nm | |||
| FCE-2017-008 | 2017 | Nghiên cứu, thiết kế Stack Mosfet điều khiển điện áp 24V DC, công suất 2.4W sử dụng công nghệ CMOS 130nm | |||
| FCE-2017-009 | 2017 | Hệ thống dự báo thời tiết trong phạm vi nhỏ sử dụng công nghệ Lora | |||
| FCE-2017-010 | 2017 | Thuật toán điều khiển Drone theo bản đồ lưu sẵn | |||
| FCE-2017-011 | 2017 | Nghiên cứu và hiện thực phát hiện khuôn mặt trong ảnh/video bằng chip FPGA | |||
| FCE-2017-012 | 2017 | Nghiên cứu, thiết kế hệ thống SoC phát hiện tư thế ngồi sai của học sinh trên kit FPGA SoC | |||
| FCE-2017-013 | 2017 | Nghiên cứu, thiết kế SoC phát hiện khuôn mặt trên kit FPGA | |||
| FCE-2017-014 | 2017 | Ứng dụng Fuzzy Logic vào xe hai bánh tự cân bằng | |||
| FCE-2017-015 | 2017 | Xe điều khiển tự định hướng sử dụng hệ điều hành robot | |||
| FCE-2017-016 | 2017 | Xây dựng ứng dụng điều khiển màn nước nghệ thuật | |||
| FCE-2017-017 | 2017 | Xây dựng hệ thống nhận diện mống mắt bằng Raspberry Pi 3 | |||
| FCE-2017-018 | 2017 | Hiện thực hệ thống quản lý vườn thực vật thông minh (Smart Garden) | |||
| FCE-2017-019 | 2017 | Xây dựng hệ thống chăm sóc cá cảnh | |||
| FCE-2017-020 | 2017 | Xây dựng hệ thống thu thập, giám sát người bệnh tiểu đường, hiển thị thông tin trên nền tảng Android | |||
| FCE-2017-021 | 2017 | Thiết kế hệ thống phần cứng đo chỉ số cơ thể tích hợp lưu trữ thông tin qua mạng | |||
| FCE-2017-022 | 2017 | Hiện thực hệ thống chuẩn đoán bệnh võng mạc tiểu đường trên Android OS | |||
| FCE-2017-023 | 2017 | Hệ thống phần mềm trên hệ điều hành Android truy vấn thông tin chỉ số sức khỏe cơ thể và đưa ra khuyến cáo sức khỏe | |||
| FCE-2017-024 | 2017 | Nghiên cứu, thiết kế và hiện thực phép toán cộng, trừ, nhân số chấm động 64 bits trên FPGA | |||
| FCE-2017-025 | 2017 | Thiết bị bay không người lái có camera quan sát và hệ thống định vị GPS sử dụng Board STM32F407 - Discovery | |||
| FCE-2017-026 | 2017 | Ứng dụng các công nghệ IoT để điều khiển Smart Home từ xa | |||
| FCE-2017-027 | 2017 | Ứng dụng hệ thống nhúng với công nghệ RFID và Zigbee trong trang trại thông minh | |||
| FCE-2017-028 | 2017 | Robot nhận diện, theo dõi người và truyền tín hiệu qua wifi | |||
| FCE-2017-029 | 2017 | Điều khiển thiết bị điện trong gia đình bằng giọng nói thông qua điện thoại di động | |||
| FCE-2017-030 | 2017 | Xây dựng mô hình quản lý nhà kính thông minh tự động chăm sóc cây trồng dùng nền tảng IoT. | |||
| FCE-2016-001 | 2016 | Thiết kế và chế tạo máy bay Quadrotor | |||
| FCE-2016-002 | 2016 | Xây dựng hệ thống điều khiển máy CNC thông qua board Nuvoton NUC140 | |||
| FCE-2016-003 | 2016 | Xây dựng phần mềm điều khiển máy CNC thông qua board Nuvoton NUC140 | |||
| FCE-2016-004 | 2016 | Thiết kế hệ thống nhận diện mã QR/Bar Code, streaming video thời gian thực trên nền nhúng Linux | |||
| FCE-2016-005 | 2016 | Hệ thống xác thực mở khóa cửa tự động bằng khuôn mặt sử dụng board Intel Galileo | |||
| FCE-2016-006 | 2016 | Nghiên cứu và hiện thực nâng cao chất lượng video trong thời gian thực bằng kỹ thuật Context-based fusion trên KIT FPGA | |||
| FCE-2016-007 | 2016 | Nghiên cứu và thiết kế lõi VIP mềm AMBA AXI Master | |||
| FCE-2016-008 | 2016 | Hệ thống xác thực người dùng bằng giọng nói giúp đóng mở cửa từ xa | |||
| FCE-2016-009 | 2016 | Điều khiển các thiết bị trong gia đình bằng ứng dụng trên android qua SMS | |||
| FCE-2016-010 | 2016 | Xây dựng hệ thống giám sát, điều khiển thiết bị điện từ xa qua mạng Internet sử dụng Board Intel Galileo và module wifi ESP8266 | |||
| FCE-2016-011 | 2016 | Nhận diện và theo dõi hành trình của xe bằng module cảm biến MFRC522 ứng dụng trên mô hình xe dò line | |||
| FCE-2016-012 | 2016 | Hệ thống định vị trong nhà dùng công nghệ Zigbee | |||
| FCE-2016-013 | 2016 | Thiết kế FPU 32-bit | |||
| FCE-2016-014 | 2016 | Nghiên cứu thiết kế mạch Gating Driver ứng dụng trong vi mạch điều khiển biến đổi điện áp AC sang DC | |||
| FCE-2016-015 | 2016 | Thiết kế mạch chỉnh lưu AC-DC ứng dụng trong vi mạch điều khiển biến đổi điện áp AC sang DC | |||
| FCE-2016-016 | 2016 | Nghiên cứu thiết kế mạch vòng khóa pha (PLL) ứng dụng trong vi mạch điều khiển biến đổi điện áp AC sang DC | |||
| FCE-2016-017 | 2016 | Nghiên cứu thiết kế mạch flash ADC 8 bit sử dụng kỹ thuật TIQ trên công nghệ CMOS 90nm | |||
| FCE-2016-018 | 2016 | Nghiên cứu thiết kế mạch bảo vệ quá nhiệt, quá áp ứng dụng trong vi mạch điều khiển biến đổi điện áp AC sang DC | |||
| FCE-2016-019 | 2016 | Thiết kế bộ khuếch đại thuật toán công suất thấp - độ lợi lớn sử dụng công nghệ CMOS 180nm | |||
| FCE-2016-020 | 2016 | Xây dựng công cụ tạo Stick Diagram từ Netlist hỗ trợ tối ưu hóa Layout | |||
| FCE-2016-021 | 2016 | Nghiên cứu và hiện thực thiết bị chuông cửa (Door Phone) | |||
| FCE-2015-001 | 2015 | Xây dựng chương trình nhận dạng ngôn ngữ kí hiệu của người câm điếc | |||
| FCE-2015-002 | 2015 | Xây dựng hệ thống giám sát ngầm cuộc gọi và tin nhắn SMS trên điện thoại android | |||
| FCE-2015-003 | 2015 | Nhận diện hành động con người thông qua điện thoại thông minh | |||
| FCE-2015-004 | 2015 | Nhận dạng biển số xe máy trên kit Friendly Arm Tiny 210 và smartphone sử dụng hệ điều hành Android | |||
| FCE-2015-005 | 2015 | Xây dựng hệ thống màn hình quảng cáo thông minh tại nơi công cộng | |||
| FCE-2015-006 | 2015 | Nghiên cứu thiết kế mạch đo công suất tiêu thụ điện một pha giao tiếp không dây IEEE 802.11 b/g | |||
| FCE-2015-007 | 2015 | Nghiên cứu thiết kế hệ thống điều khiển trung tâm dùng ARM Cortex-A8 ứng dụng trong Ngôi nhà Việt | |||
| FCE-2015-008 | 2015 | Nghiên cứu, thiết kế lõi IP mềm thực hiện cải tiến chất lượng video trong thời gian thực bằng phương pháp Self-Enhancement trên FPGA | |||
| FCE-2015-009 | 2015 | Xây dựng hệ thống nhận diện biển số xe máy trên FPGA | |||
| FCE-2015-010 | 2015 | Xây dựng hệ thống đo công suất tiêu thụ điện một pha ứng dụng trong Ngôi nhà Việt | |||
| FCE-2015-011 | 2015 | Thiết kế và hiện thực hệ thống nhận diện chỉ số công tơ điện bằng phương pháp máy học Support Vector Machine | |||
| FCE-2015-012 | 2015 | Hệ thống nhận dạng chỉ số điện bằng phương pháp mạng Neural nhân tạo trên KIT Raspberry Pi B+ | |||
| FCE-2015-013 | 2015 | Hiện thực giải pháp điều khiển smarthome trên board ARM | |||
| FCE-2015-014 | 2015 | Hiện thực máy chơi nhạc màn hình cảm ứng trên board ARM, ứng dụng điều khiển chơi nhạc nước tự động | |||
| FCE-2015-015 | 2015 | Nghiên cứu, hiện thực hệ thống phát hiện trạng thái ngủ gật, ứng dụng trên Hệ điều hành Android | |||
| FCE-2014-001 | 2014 | Thiết kế bộ truyền nhận dữ liệu RFID, dùng hiển thị thông tin cá nhân trong cuộc họp, hội nghị | |||
| FCE-2014-002 | 2014 | Sử dụng khuôn mặt để bảo vệ thông tin người dùng trên điện thoại thông minh | |||
| FCE-2014-003 | 2014 | Thiết kế hệ thống quản lý và điều khiển thiết bị Smart Home trong thực tế | |||
| FCE-2014-004 | 2014 | Thiết kế Robot thăm dò và điều khiển từ xa qua PC | |||
| FCE-2014-005 | 2014 | Thiết kế hệ thống điều khiển nhà thông minh qua tin nhắn SMS có tích hợp chức năng báo cháy và nhận diện qua camera | |||
| FCE-2014-006 | 2014 | Ứng dụng công nghệ RFID vào định vị và quản lý sách trong thư viện | |||
| FCE-2014-007 | 2014 | Xây dựng hệ thống xác định vị trí xe máy | |||
| FCE-2014-008 | 2014 | Nhận dạng hành động với cảm biến trên điện thoại thông minh | |||
| FCE-2014-009 | 2014 | Nghiên cứuEmbedded Linux trên kit BeagleBone Black phục vụ phòng học thông minh. | |||
| FCE-2014-010 | 2014 | Thiết kế và lập trình board trung tâm có chức năng điều khiển hệ thống nhạc nước bằng máy tính qua Internet. | |||
| FCE-2014-011 | 2014 | Nghiên cứu và thiết kế ngữ cảnh thông minh ứng dụng cho ngôi nhà Việt | |||
| FCE-2014-012 | 2014 | Ứng dụng công nghệ RFID trong quản lý kho hàng | |||
| FCE-2014-013 | 2014 | Nghiên cứu và hiện thực bộ chuyển đổi A/D tốc độ cao dựa trên số đôi phân | |||
| FCE-2014-014 | 2014 | Điều khiển robot Lego Mindstorm bằng giọng nói tiếng Việt | |||
| FCE-2014-015 | 2014 | Nghiên cứu trình biên dịch và thiết kế một trình biên dịch đơn giản | |||
| FCE-2014-016 | 2014 | Nghiên cứu và hiện thực bộ tăng tốc phần cứng DMA cho vi xử lý tín hiệu số 32-bit theo định hướng ASIC. Thử nghiệm minh họa trên FPGA. | |||
| FCE-2013-001 | 2013 | Xây dựng hệ thống báo cháy và điều khiển chữa cháy tự động | |||
| FCE-2013-002 | 2013 | Nghiên cứu điều khiển Lego Mindstorm bám theo vật thể màu trên nền tản Android | |||
| FCE-2013-003 | 2013 | Thiết kế hệ thống tự động nhận dạng chỉ số điện và giao tiếp giữa người dùng với công ty điện trên ARM Cortex | |||
| FCE-2013-004 | 2013 | Thiết kế khóa số trên nền ARM và công nghệ RFID | |||
| FCE-2013-005 | 2013 | Nghiên cứu nhận dạng chữ viết tay online và xây dựng chương trình gọi điện bằng viết số lên màn hình cảm ứng | |||
| FCE-2013-006 | 2013 | Xây dựng chương trình điều khiển thiết bị bay không người lái qua máy tính | |||
| FCE-2013-007 | 2013 | Hệ thống điều khiển các thiết bị trong nhà từ xa thông qua internet và mạng lưới điện | |||
| FCE-2013-008 | 2013 | Thiết kế bộ giải điều chế GFSK cho thiết bị thu sóng RF | |||
| FCE-2013-009 | 2013 | Xây dựng model cho bộ nén ảnh JPEG2000 bằng SystemC | |||
| FCE-2013-010 | 2013 | Xây dựng ứng dụng cho mô hình groupon trong thương mại điện tử trên thiết bị di động | |||
| FCE-2013-011 | 2013 | Xây dựng hệ thống quản lý thư viện kết hợp công nghệ Java, Web, RFID, Android | |||
| FCE-2013-012 | 2013 | Xây dựng mô hình quản lý đào tạo ứng dụng trên điện thoại di động | |||
| FCE-2013-013 | 2013 | Xây dựng mô hình quang báo led xoay hình cầu | |||
| FCE-2013-014 | 2013 | Xây dựng dịch vụ điện toán đám mây đăng ký môn học trên Android | |||
| FCE-2013-015 | 2013 | Hệ thống tra cứu và tìm kiếm xe buýt | |||
| FCE-2013-016 | 2013 | Hệ thống bán hàng tự động trên mobile (Sale Force Automation) | |||
| FCE-2013-017 | 2013 | Thiết kế hệ thống RFID quản lý sinh viên và bán hàng trong căn tin | |||
| FCE-2013-018 | 2013 | Nghiên cứu và phát triển QR code cho các hệ thống bán vé điện tử cho các sân bay, rạp phim | |||
| FCE-2013-019 | 2013 | Nghiên cứu xây dựng chương trình nhận dạng biển số xe trên Android smartphone | |||
| FCE-2013-020 | 2013 | Hệ thống điều khiển các thiết bị trong nhà trên điện thoại Andoid | |||
| FCE-2013-021 | 2013 | Quản lý kho hàng sử dụng RFID | |||
| FCE-2013-022 | 2013 | Nghiên cứu và xây dựng bộ khóa số đa phương tiện | |||
| FCE-2013-023 | 2013 | Quản lý thư viện sử dụng công nghệ HF-RFID | |||
| FCE-2013-024 | 2013 | Tìm hiểu và hiện thực hệ thống điều khiển ngôi nhà thông minh | |||
| FCE-2013-025 | 2013 | Giao tiếp điều khiển sử dụng vi điều khiển Atmega16. Ứng dụng thực tế vào mô hình màn nước thông minh | |||
| FCE-2013-026 | 2013 | Hiển thị hình ảnh bitmap từ thẻ nhớ ra màn hình TFT LCD 320x240 sử dụng vi điều khiển Arm Cortex M3, từ đó ứng dụng thực tế vào màn hình nước thông minh | |||
| FCE-2013-027 | 2013 | Hệ thống nhận dạng tiếng nói trên FPGA | |||
| FCE-2013-028 | 2013 | Hệ thống giám sát, thu thập dữ liệu và điều khiển thiết bị từ xa dựa trên công nghệ web (Data Acquisition & Control Device Based on web) | |||
| FCE-2013-029 | 2013 | Hiển thị video lên led ma trận dùng kit Arduino | |||
| FCE-2013-030 | 2013 | Nghiên cứu và phát triển ứng dụng hỗ trợ y tế trên các thiết bị di động | |||
| FCE-2013-031 | 2013 | Thiết kế IP bộ điều khiển ngắt trên Verilog | |||
| FCE-2013-032 | 2013 | Dùng Verilog thiết kế mạch nhân trên hệ thống số Double Base | |||
| FCE-2013-033 | 2013 | Xây dựng hệ thống thanh toán điện tử sử dụng NFC trên nền tảng Worklight | |||
| FCE-2013-034 | 2013 | Quản lý quầy hàng KFC trên hệ điều hành Android | |||
| FCE-2013-035 | 2013 | Xây dựng game 2D dựa vào framework AndEngine trên điện thoại di động | |||
| FCE-2013-036 | 2013 | Xây dựng game online cho điện thoại di động theo mô hình peer to peer | |||
| FCE-2012-001 | 2012 | Ứng dụng mã QR (Quick Response) vào thanh toán điện tử | |||
| FCE-2012-002 | 2012 | Thiết kế hệ thống RFID quản lý hàng hóa thủy hải sản | |||
| FCE-2012-003 | 2012 | Nghiên cứu lập trình điều khiển Lego Mindstorm cho bài toán giải khối Rubik kích thước 3x3x3 | |||
| FCE-2012-004 | 2012 | Nghiên cứu lập trình điều khiển robot Lego Mindstorms (Đề tài: Lego Mindstorm Maze Solution) | |||
| FCE-2012-005 | 2012 | Nghiên cứu phương pháp nhận dạng văn bản in tiếng việt và xây dựng chương trình minh họa. | |||
| FCE-2012-006 | 2012 | Thiết kế bộ khóa số dùng vi điều khiển ATMega128 | |||
| FCE-2012-007 | 2012 | Ứng dụng mạng CAN và chip ARM để điều khiển nhà thông minh sử dụng năng lượng mặt trời) | |||
| FCE-2012-008 | 2012 | Thiết kế hệ thống quản lý hàng hóa dùng công nghệ RFID | |||
| FCE-2012-009 | 2012 | Ứng dụng Tiny ARM board S3C6410 cho Wifi Robot | |||
| FCE-2012-010 | 2012 | Xây dựng hệ thống giám sát qui trình sản xuất cá basa bằng RFID | |||
| FCE-2012-011 | 2012 | Thiết kế hệ thống nhận diện biển số xe gắn máy dùng vi xử lý ARM S3C2440 | |||
| FCE-2012-012 | 2012 | Xây dựng ứng dụng điều khiển máy tính từ xa sử dụng bộ cảm biến gia tốc và màn hình cảm biến của điện thoại | |||
| FCE-2012-013 | 2012 | Nghiên cứu kỹ thuật phát hiện khuôn mặt người trong ảnh sử dụng mạng nơron nhân tạo | |||
| FCE-2012-014 | 2012 | Điều khiển các thiết bị trong gia đình bằng tin nhắn điện thoại trên nền Android | |||
| FCE-2012-015 | 2012 | Xây dựng hệ thống hỗ trợ học tập trên nền web và tương tác thông qua điện thoại di động | |||
| FCE-2012-016 | 2012 | Tự động hướng dẫn thông tin trên xe bus sử dụng GPS | |||
| FCE-2012-017 | 2012 | Nghiên cứu công nghệ mạng cảm biến không dây Wireless Sensor Network, ứng dụng thiết kế mạch hồng ngoại phát hiện chuyển động | |||
| FCE-2012-018 | 2012 | Ứng dụng công nghệ thanh toán trực tuyến qua SMS và quản lý học liệu trực tuyến | |||
| FCE-2012-019 | 2012 | Xây dựng mô hình bãi đỗ xe ô tô dùng công nghệ RFID | |||
| FCE-2012-020 | 2012 | Nghiên cứu các phương pháp định vị sử dụng công nghệ RFID | |||
| FCE-2012-021 | 2012 | Xây dựng thiết bị quản lý tiêm thuốc trong y khoa (infusion_pump monitor) trên H8S Renesas Starter Kit | |||
| FCE-2012-022 | 2012 | Xây dựng hiệu ứng ChromaKey trong xử lý video trên FPGA | |||
| FCE-2012-023 | 2012 | Hệ thống quản lý sinh viên, lớp học và điểm danh sinh viên tự động sử dụng công nghệ RFID | |||
| FCE-2012-024 | 2012 | Mobile staff | |||
| FCE-2012-025 | 2012 | Xây dựng ứng dụng hỗ trợ điều phối Taxi qua điện thoại di động sử dụng công nghệ GPS | |||
| FCE-2012-026 | 2012 | Fun to learn | |||
| FCE-2012-027 | 2012 | Nghiên cứu thiết kế 8-bit RISC processor trên FPGA | |||
| FCE-2012-028 | 2012 | Thiết kế hệ thống báo động chống cháy dùng cảm biến nhiệt | |||
| FCE-2012-029 | 2012 | Xây dựng chương trình quảng cáo dựa trên nơi chốn mua bán bất động sản trên ĐTDĐ (smartphone) | |||
| FCE-2012-030 | 2012 | Nghiên cứu và phát triển hệ thống nhận dạng biển số xe ứng dụng các kỹ thuật xử lý ảnh trên nền tảng Java | |||
| FCE-2012-031 | 2012 | Thiết kế bảng quang báo lớn (10cmx80cm, 8 kí tự trên 1 line) dùng cho việc thông báo tin tức của khoa KTMT thông qua cổng USB | |||
| FCE-2012-032 | 2012 | Thiết kế KIT ARM9 cơ bản | |||
| FCE-2012-033 | 2012 | Xây dựng một dịch vụ điện toán đám mây trên ứng dụng Android | |||
| FCE-2012-034 | 2012 | Viết ứng dụng điều khiển thiết bị trong nhà trên Symbian | |||
| FCE-2012-035 | 2012 | Nghiên cứu công nghệ điện toán đám mây/Mapreduce (Cloud Computing /Mapreduce) và ứng dụng trong khai phá thông tin | |||
| FCE-2012-036 | 2012 | Thiết kế hệ thống đóng mở cửa bằng ĐTDĐ | |||
| FCE-2012-037 | 2012 | Điều khiển đo và cắt chiều dài bằng vi xử lý | |||
| FCE-2011-001 | 2011 | Ứng dụng kit ARM làm ảnh số | |||
| FCE-2011-002 | 2011 | Nghiên cứu các phương pháp điều khiển nhạc nước và xây dựng mô hình thử nghiệm | |||
| FCE-2011-003 | 2011 | Định vị và giám sát đối tượng di động với GPS/GPRS | |||
| FCE-2011-004 | 2011 | Nghiên cứu lập trình điều khiển robot Lego NXT Mindstorms ứng dụng MS Robotics Developer Studio | |||
| FCE-2011-005 | 2011 | Hệ thống quản lý nhân sự dựa trên công nghệ RFID | |||
| FCE-2011-006 | 2011 | Điều khiển máy tính bằng giọng nói tiếng việt | |||
| FCE-2011-007 | 2011 | SmartHome | |||
| FCE-2011-008 | 2011 | Dùng công nghệ tin nhắn của điện thoại (SMS) để tra cứu các CSDL tự đặt ra và dùng các đầu số của tổng đài khai thác | |||
| FCE-2011-009 | 2011 | Xây dựng hệ thống nhúng sử dụng KIT ARM LPC2148 | |||
| FCE-2011-010 | 2011 | Công nghệ RFID và ứng dụng công nghệ này vào quản lý thư viện | |||
| FCE-2011-011 | 2011 | Hiện thực máy chơi nhạc từ thẻ SD card trên board DE2 | |||
| FCE-2011-012 | 2011 | Lập trình nhúng trên FPGA (kit DE2) xử lý, nhận dạng ảnh từ camera kết hợp với speaker thông báo | |||
| FCE-2011-013 | 2011 | Thiết kế đồng hồ điện tử đa chức năng dùng vi xử lý | |||
| FCE-2011-014 | 2011 | Lập trình nhúng trên FPGA (kit DE2) thiết kế Processor 8 bit với những lệnh cơ bản: cộng, trừ, nhân, not, or, and, nor, chia, dịch, nhảy,... | |||
| FCE-2011-015 | 2011 | Xây dựng một máy tính bằng tay với các phép tính +, -, *, / cho tất cả số thực lẫn số nguyên trên board DE2 | |||
| FCE-2011-016 | 2011 | Nghiên cứu thiết kế và chế tạo tay đo tọa độ | |||
| FCE-2011-017 | 2011 | Tìm hiểu và phát triển hệ điều hành Sim PKI trên smart card SLE88CFX4000P | |||
| FCE-2011-018 | 2011 | Lập trình ứng dụng bản đồ trên hệ điều hành Android | |||
| FCE-2011-019 | 2011 | Xây dựng hệ thống Mobile Banking xử lý các giao dịch ngân hàng | |||
| FCE-2011-020 | 2011 | Lập trình ứng dụng game xếp gạch trên mobile | |||
| FCE-2011-021 | 2011 | Hệ thống điều khiển robot di chuyển theo vật màu sử dụng FPGA | |||
| FCE-2011-022 | 2011 | Tìm hiểu ứng dụng WAP trên thiết bị di động & xây dựng trang web di động | |||
| FCE-2011-023 | 2011 | Nghiên cứu môi trường phát triển của Renesas Starter Kit, phát triển ứng dụng trên môi trường này | |||
| FCE-2011-024 | 2011 | Xây dựng hệ thống trả lời, phúc đáp cho sinh viên và giáo viên qua web và ĐTDĐ | |||
| FCE-2011-025 | 2011 | Điều khiển nhà thông minh qua internet sử dụng AVR | |||
| FCE-2011-026 | 2011 | Xây dựng bệ thu sóng RF dùng Motorola IC | |||
| FCE-2011-027 | 2011 | Xây dựng GUI cho touchscreen | |||
| FCE-2011-028 | 2011 | Hệ thống nhận dạng biển báo dùng FPGA | |||
| FCE-2011-029 | 2011 | Điều khiển và quản lý thiết bị điện từ xa | |||
| FCE-2011-030 | 2011 | Tìm hiểu internet cho hệ thống nhúng và xây dựng mô hình thử nghiệm | |||
| FCE-2011-031 | 2011 | Thiết kế ROM đồng bộ 512x4 BIT MUX 8 | |||
| FCE-2011-032 | 2011 | Thiết kế thiết bị giải trí mp3 sử dụng Sd card với bộ xử lý Atmega 32 | |||
| FCE-2011-033 | 2011 | Nghiên cứu các phương pháp và xây dựng chương trình demo nhận dạng giọng nói tiếng việt | |||
| FCE-2011-034 | 2011 | Tìm hiểu các hình thức và xây dựng hệ thống quảng cáo trên điện thoại di động (Mobile Advertising) | |||
| FCE-2011-035 | 2011 | Ứng dụng công nghệ RF, xây dựng hệ thống tính tiền tự động khi đi xe buýt |